JPS6255317B2 - - Google Patents
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- JPS6255317B2 JPS6255317B2 JP13749178A JP13749178A JPS6255317B2 JP S6255317 B2 JPS6255317 B2 JP S6255317B2 JP 13749178 A JP13749178 A JP 13749178A JP 13749178 A JP13749178 A JP 13749178A JP S6255317 B2 JPS6255317 B2 JP S6255317B2
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- semiconductor
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- 239000004065 semiconductor Substances 0.000 claims description 52
- 239000012535 impurity Substances 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 description 19
- 230000015556 catabolic process Effects 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000002955 isolation Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Landscapes
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はツエナダイオード、特に半導体集積回
路に用いるに適したツエナダイオードの構造に関
する。従来、半導体集積回路装置内の定電圧源と
して第１図のようなサブ・サーフエイス・ツエナ
ダイオードが知られている。すなわちＰ型の半導
体基板１内に後述の絶縁分離領域と連続させるた
め埋込み層８を形成したのち、基板１の一主表面
上にＮ型のエピタキシヤル層２を形成する。次に
トランジスタ、ダイオード等電気的に分離するた
めの絶縁分離領域９拡散と同時工程でP+型の半
導体領域３を形成する。この時埋込み層８も成長
し絶縁領域９と連続する。次に、ベース領域拡散
でＰ型の半導体領域４を、エミツタ領域拡散で
N+型の半導体領域５を順次形成する。その後、
ツエナダイオードのカソード６を領域５からアノ
ード７を領域４から取り出す。従つて降伏現象は
領域５と領域３との接合面で行なわれる。かかる
従来構造のツエナダイオードでは、その降伏電圧
を変える方法として領域３の不純物濃度を変える
方法や領域５の不純物濃度をかえる方法がある。
しかしながら、領域５はエミツタ拡散工程と同時
に形成するため、領域５の不純物濃度を変えるこ
とはトランジスタの特性をも変化させることにな
るため、トランジスタの特性が決つてしまえば容
易に不純物濃度を変えることはできなくなる。ま
た領域３は絶縁分離層と同時形成するため、領域
３の不純物濃度をかえることは領域間の十分な絶
縁が確保されなくなることがある。従つて、ツエ
ナダイオードの降伏電圧を変えるためには領域３
又は５を他の拡散工程とは別の拡散工程によつて
形成するのが望ましいが、このような製法では余
分な拡散マスク形成および拡散工程が必要とな
り、その分だけ製造工程が複雑になり価格上昇す
る欠点を有していた。本発明の目的は従来のサ
ブ・サーフエイス・ツエナダイオードの欠点を解
消した、即ち製造工程を増すことなく任意の降伏
電圧を得ることができる半導体装置の構造を提供
することにある。本発明によれば、一導電型の半
導体基体内に形成された他の導電型の第１の半導
体領域とその第１の半導体領域と重畳して形成さ
れた前記第１の半導体領域よりも不純物濃度の高
い前記他の導電型の第２の半導体領域と、前記第
１の半導体領域内に少なくとも１部が互いに重複
するように形成された前記一導電型を有する複数
の第３の半導体領域と、第１および第３の半導体
領域から出力を取り出す手段とを有し、前記複数
の半導体領域の互いに重複する部分は第２の半導
体領域内に存在することを特徴とする半導体装置
を得る。本発明の半導体装置では、複数の第３の
半導体領域のうちでこれらが互いに接触する箇所
が最も不純物濃度が高く、また通常第２の半導体
領域は基体表面に向うに従いその不純物濃度が高
くなつているため、この接触箇所と第２の半導体
領域とのPN接合部分で降伏現象が起こる。また
第２の半導体領域の不純物分布は通常一様でなく
基体表面に向うに従い不純物濃度は高くなつてい
る。従つて、第２の半導体領域内に存在する上記
した第３の半導体領域の各々の接触個所の位置を
かえることによつて任意の降伏電圧を得ることが
できる。次に、本発明の実施例を図面を用いてよ
り詳細に説明する。第２図は本発明の第１の実施
例を示す半導体装置の構造断面図である。すなわ
ち、不純物濃度１×1015cm-3程度のＰ型の半導体
基板１１を用意し、基板１１内に後述する絶縁領
域２１と連続させるための埋込み層２０を形成す
る。そしてこの上に厚さ15〜20μｍ、不純物濃度
１×1016〜1017cm-3のＮ型のエピタキシヤル層１
２を形成する。この後絶縁分離領域２１形成工程
と同工程で深さ４〜５μｍP+型半導体領域１３
を、ベース拡散工程と同工程で深さ４〜５μｍ、
表面不純物濃度１×1018〜1019cm-3のＰ型半導体
領域１４を順次形成する。領域１３および１４の
拡散層の深さは一致している。なお、領域１３を
領域１４の中に含ませることもできる。次にエピ
タキシヤル層１２上の絶縁膜（二酸化シリコン
（sio2）等、ただし図示していない）の所定の部分
を２つ開孔してエミツタ拡散工程と同工程で深さ
２〜４μｍ、表面不純物濃度１×1021cm-3程度の
N+型半導体領域１５，１５′を形成する。上記の
２つの開孔の位置は領域１５，１５′が接触する
ように決定する。その後、ツエナダイオードのカ
ソード１６を領域１５，１５′からアノード１７
を領域１４からそれぞれ取り出す。かかる本発明
第１の実施例の半導体装置では、領域１５，１
５′の重なる部分の不純物濃度が最も高く、その
他の部分の領域１５，１５′が次に高く領域１３
がその次に高い。また領域１３の不純物濃度は基
体表面に向うに従い高くなつている。そのため降
伏現象は領域１５，１５′の重なる部分と領域１
３との境界部Ａで起る。領域１３の不純物分布は
一様でなく、基体表面に向うに従い不純物濃度は
高くなつている。従つて降伏現象の起るツエナー
電圧は境界部Ａの位置を変えることによつて変化
できる。すなわち降伏電圧は領域１３の不純物濃
度が高くなる表面部に境界部Ａがあるに従い小さ
くなり、不純物濃度が低くなる領域１３の内部に
境界部Ａがあるに従い大きくなる。この境界部Ａ
の位置は領域１５，１５′の拡散深さを変えた
り、領域１５，１５′の拡散窓の間隔をかえるこ
とにより変えることができる。例えば領域１３の
深さが５μｍ、領域１４の深さが５μｍ、領域１
５，１５′の深さが４μｍで境界Ａの深さを２μ
ｍとするには領域１５，１５′を形成する拡散マ
スクの間隔は約6.9μｍにすれば良く、境界Ａの
深さを３μｍとするには拡散マスクの間隔は約
5.3μｍにすればよい。又実験では領域１５，１
５′の深さを５μとした時境界Ａの深さが２μｍ
で降伏電圧は約4V、境界Ａの深さが３μで降伏
電圧は約8Vが得られた。従つて領域１５，１
５′の拡散マスクの間隔を調整することにより、
製造工程を増すことなく任意の異なつた降伏電圧
をもつたツエナダイオードを得ることができる。
さらに従来のツエナダイオードでは降伏現象が領
域５と領域３との接合面で起きていたのに対し、
本発明による構造では領域１５，１５′および１
３の接合線で降伏現象が起こるため従来より高い
電流密度を得ることができ、また動作領域が小さ
いため結晶欠陥などの半導体の結晶状態の影響が
すくなく、従つて低雑音特性のツエナダイオード
を得ることができる。第３図は本発明の第２の実
施例を示す半導体装置の構造断面図である。第２
図と同一の所は同一の番号を符している。第３図
では第２図の領域１３に対応する領域１８の深さ
が領域１４よりも深い場合で、領域１８は基板１
１には接触することなく領域１４より５〜９μｍ
程度深く形成されている。その製造工程および動
作は第２図と同一である。領域１８を深く形成す
るため領域１８の不純物濃度が高くなり、第２図
の実施例より低いツエナ電圧を設定することがで
きる。あるいは、領域１８および領域２１に相当
するところに不純物を拡散等によつて導入し、そ
の後熱処理によつて領域１８および絶縁分離領域
２１を形成すれば、領域１８の不純物濃度は領域
１３に比して低くなり、従つて第２図より高いツ
エナ電圧を設定できる。第４図は本発明の第３の
実施例で、エミツタ拡散工程と同時工程で形成す
る領域１５，１５′，１５″と３つの場合である。
第３図と同一のところは同一の番号を符してい
る。その製造工程および動作は第２，３図と同一
であるが、境界Ｂ，B′を同じ深さに設定すると第
２，３図よりも電流容量を大きくとれる。当然な
がら４つ以上の場合でもさしつかえない。第５図
は本発明の第４の実施例で、エミツタ拡散で形成
する領域１９，１９′，１９″を２次元的に配置し
た場合である。第２〜４図と同一のところは同一
の番号を符している。その製造工程および動作は
第２図の実施例と同一であり、特に第５図の実施
例では境界Ｃという「点」で降伏現象が起こると
いう大きな特徴を持つ。従つて降伏領域は第２〜
４図よりも非常に小さくすることができ大電流密
度を得ることができるとともに著しく低雑音性の
ツエナダイオードを得ることができる。以上説明
したように、本発明により製造工程を増すことな
く拡散マスクのパターンをかえるだけで同一チツ
プ上に任意の降伏電圧もつたツエナダイオードを
得ることができ、回路設計およびパターン設計が
従来に比して大幅に改善できる。尚、本発明の実
施例において導電型を入れ換えても全く同様に成
立することは言うまでもない。
路に用いるに適したツエナダイオードの構造に関
する。従来、半導体集積回路装置内の定電圧源と
して第１図のようなサブ・サーフエイス・ツエナ
ダイオードが知られている。すなわちＰ型の半導
体基板１内に後述の絶縁分離領域と連続させるた
め埋込み層８を形成したのち、基板１の一主表面
上にＮ型のエピタキシヤル層２を形成する。次に
トランジスタ、ダイオード等電気的に分離するた
めの絶縁分離領域９拡散と同時工程でP+型の半
導体領域３を形成する。この時埋込み層８も成長
し絶縁領域９と連続する。次に、ベース領域拡散
でＰ型の半導体領域４を、エミツタ領域拡散で
N+型の半導体領域５を順次形成する。その後、
ツエナダイオードのカソード６を領域５からアノ
ード７を領域４から取り出す。従つて降伏現象は
領域５と領域３との接合面で行なわれる。かかる
従来構造のツエナダイオードでは、その降伏電圧
を変える方法として領域３の不純物濃度を変える
方法や領域５の不純物濃度をかえる方法がある。
しかしながら、領域５はエミツタ拡散工程と同時
に形成するため、領域５の不純物濃度を変えるこ
とはトランジスタの特性をも変化させることにな
るため、トランジスタの特性が決つてしまえば容
易に不純物濃度を変えることはできなくなる。ま
た領域３は絶縁分離層と同時形成するため、領域
３の不純物濃度をかえることは領域間の十分な絶
縁が確保されなくなることがある。従つて、ツエ
ナダイオードの降伏電圧を変えるためには領域３
又は５を他の拡散工程とは別の拡散工程によつて
形成するのが望ましいが、このような製法では余
分な拡散マスク形成および拡散工程が必要とな
り、その分だけ製造工程が複雑になり価格上昇す
る欠点を有していた。本発明の目的は従来のサ
ブ・サーフエイス・ツエナダイオードの欠点を解
消した、即ち製造工程を増すことなく任意の降伏
電圧を得ることができる半導体装置の構造を提供
することにある。本発明によれば、一導電型の半
導体基体内に形成された他の導電型の第１の半導
体領域とその第１の半導体領域と重畳して形成さ
れた前記第１の半導体領域よりも不純物濃度の高
い前記他の導電型の第２の半導体領域と、前記第
１の半導体領域内に少なくとも１部が互いに重複
するように形成された前記一導電型を有する複数
の第３の半導体領域と、第１および第３の半導体
領域から出力を取り出す手段とを有し、前記複数
の半導体領域の互いに重複する部分は第２の半導
体領域内に存在することを特徴とする半導体装置
を得る。本発明の半導体装置では、複数の第３の
半導体領域のうちでこれらが互いに接触する箇所
が最も不純物濃度が高く、また通常第２の半導体
領域は基体表面に向うに従いその不純物濃度が高
くなつているため、この接触箇所と第２の半導体
領域とのPN接合部分で降伏現象が起こる。また
第２の半導体領域の不純物分布は通常一様でなく
基体表面に向うに従い不純物濃度は高くなつてい
る。従つて、第２の半導体領域内に存在する上記
した第３の半導体領域の各々の接触個所の位置を
かえることによつて任意の降伏電圧を得ることが
できる。次に、本発明の実施例を図面を用いてよ
り詳細に説明する。第２図は本発明の第１の実施
例を示す半導体装置の構造断面図である。すなわ
ち、不純物濃度１×1015cm-3程度のＰ型の半導体
基板１１を用意し、基板１１内に後述する絶縁領
域２１と連続させるための埋込み層２０を形成す
る。そしてこの上に厚さ15〜20μｍ、不純物濃度
１×1016〜1017cm-3のＮ型のエピタキシヤル層１
２を形成する。この後絶縁分離領域２１形成工程
と同工程で深さ４〜５μｍP+型半導体領域１３
を、ベース拡散工程と同工程で深さ４〜５μｍ、
表面不純物濃度１×1018〜1019cm-3のＰ型半導体
領域１４を順次形成する。領域１３および１４の
拡散層の深さは一致している。なお、領域１３を
領域１４の中に含ませることもできる。次にエピ
タキシヤル層１２上の絶縁膜（二酸化シリコン
（sio2）等、ただし図示していない）の所定の部分
を２つ開孔してエミツタ拡散工程と同工程で深さ
２〜４μｍ、表面不純物濃度１×1021cm-3程度の
N+型半導体領域１５，１５′を形成する。上記の
２つの開孔の位置は領域１５，１５′が接触する
ように決定する。その後、ツエナダイオードのカ
ソード１６を領域１５，１５′からアノード１７
を領域１４からそれぞれ取り出す。かかる本発明
第１の実施例の半導体装置では、領域１５，１
５′の重なる部分の不純物濃度が最も高く、その
他の部分の領域１５，１５′が次に高く領域１３
がその次に高い。また領域１３の不純物濃度は基
体表面に向うに従い高くなつている。そのため降
伏現象は領域１５，１５′の重なる部分と領域１
３との境界部Ａで起る。領域１３の不純物分布は
一様でなく、基体表面に向うに従い不純物濃度は
高くなつている。従つて降伏現象の起るツエナー
電圧は境界部Ａの位置を変えることによつて変化
できる。すなわち降伏電圧は領域１３の不純物濃
度が高くなる表面部に境界部Ａがあるに従い小さ
くなり、不純物濃度が低くなる領域１３の内部に
境界部Ａがあるに従い大きくなる。この境界部Ａ
の位置は領域１５，１５′の拡散深さを変えた
り、領域１５，１５′の拡散窓の間隔をかえるこ
とにより変えることができる。例えば領域１３の
深さが５μｍ、領域１４の深さが５μｍ、領域１
５，１５′の深さが４μｍで境界Ａの深さを２μ
ｍとするには領域１５，１５′を形成する拡散マ
スクの間隔は約6.9μｍにすれば良く、境界Ａの
深さを３μｍとするには拡散マスクの間隔は約
5.3μｍにすればよい。又実験では領域１５，１
５′の深さを５μとした時境界Ａの深さが２μｍ
で降伏電圧は約4V、境界Ａの深さが３μで降伏
電圧は約8Vが得られた。従つて領域１５，１
５′の拡散マスクの間隔を調整することにより、
製造工程を増すことなく任意の異なつた降伏電圧
をもつたツエナダイオードを得ることができる。
さらに従来のツエナダイオードでは降伏現象が領
域５と領域３との接合面で起きていたのに対し、
本発明による構造では領域１５，１５′および１
３の接合線で降伏現象が起こるため従来より高い
電流密度を得ることができ、また動作領域が小さ
いため結晶欠陥などの半導体の結晶状態の影響が
すくなく、従つて低雑音特性のツエナダイオード
を得ることができる。第３図は本発明の第２の実
施例を示す半導体装置の構造断面図である。第２
図と同一の所は同一の番号を符している。第３図
では第２図の領域１３に対応する領域１８の深さ
が領域１４よりも深い場合で、領域１８は基板１
１には接触することなく領域１４より５〜９μｍ
程度深く形成されている。その製造工程および動
作は第２図と同一である。領域１８を深く形成す
るため領域１８の不純物濃度が高くなり、第２図
の実施例より低いツエナ電圧を設定することがで
きる。あるいは、領域１８および領域２１に相当
するところに不純物を拡散等によつて導入し、そ
の後熱処理によつて領域１８および絶縁分離領域
２１を形成すれば、領域１８の不純物濃度は領域
１３に比して低くなり、従つて第２図より高いツ
エナ電圧を設定できる。第４図は本発明の第３の
実施例で、エミツタ拡散工程と同時工程で形成す
る領域１５，１５′，１５″と３つの場合である。
第３図と同一のところは同一の番号を符してい
る。その製造工程および動作は第２，３図と同一
であるが、境界Ｂ，B′を同じ深さに設定すると第
２，３図よりも電流容量を大きくとれる。当然な
がら４つ以上の場合でもさしつかえない。第５図
は本発明の第４の実施例で、エミツタ拡散で形成
する領域１９，１９′，１９″を２次元的に配置し
た場合である。第２〜４図と同一のところは同一
の番号を符している。その製造工程および動作は
第２図の実施例と同一であり、特に第５図の実施
例では境界Ｃという「点」で降伏現象が起こると
いう大きな特徴を持つ。従つて降伏領域は第２〜
４図よりも非常に小さくすることができ大電流密
度を得ることができるとともに著しく低雑音性の
ツエナダイオードを得ることができる。以上説明
したように、本発明により製造工程を増すことな
く拡散マスクのパターンをかえるだけで同一チツ
プ上に任意の降伏電圧もつたツエナダイオードを
得ることができ、回路設計およびパターン設計が
従来に比して大幅に改善できる。尚、本発明の実
施例において導電型を入れ換えても全く同様に成
立することは言うまでもない。
第１図は従来のサブ・サーフエイス・ツエナダ
イオードの構造断面図、第２，３，４，５ｂ図は
それぞれ本発明の第１，２，３，４の実施例を示
す半導体装置の構造断面図、第５ａ図は本発明の
第４の実施例を示す半導体装置の平面図である。
１，１１……Ｐ形半導体基板、２，１２……Ｎ型
エピタキシヤル層、３，１３，１８……P+型半
導体領域、４，１４……Ｐ型半導体領域、５，１
５，１５′，１５″，１９，１９′，１９″……N+
型半導体領域、６，１６……カソード、７，１７
……アノード、Ａ……領域１３，１５，１５′の
境界、Ｂ……領域１８，１５，１５′の境界、
B′……領域１８，１５，１５′，１５″の境界、Ｃ
……領域１８，１９，１９′，１９″の境界、２０
……P+型埋込み層、２１……絶縁分離領域。
イオードの構造断面図、第２，３，４，５ｂ図は
それぞれ本発明の第１，２，３，４の実施例を示
す半導体装置の構造断面図、第５ａ図は本発明の
第４の実施例を示す半導体装置の平面図である。
１，１１……Ｐ形半導体基板、２，１２……Ｎ型
エピタキシヤル層、３，１３，１８……P+型半
導体領域、４，１４……Ｐ型半導体領域、５，１
５，１５′，１５″，１９，１９′，１９″……N+
型半導体領域、６，１６……カソード、７，１７
……アノード、Ａ……領域１３，１５，１５′の
境界、Ｂ……領域１８，１５，１５′の境界、
B′……領域１８，１５，１５′，１５″の境界、Ｃ
……領域１８，１９，１９′，１９″の境界、２０
……P+型埋込み層、２１……絶縁分離領域。
Claims (1)
- １ 一導電型の半導体基体の第１の部分に形成さ
れた他の導電型の第１の半導体領域、この第１の
半導体領域に接して形成され前記第１の半導体領
域よりも不純物濃度の高い前記他の導電型の第２
の半導体領域、および夫々の一部が互いに重複す
るように形成された前記一導電型の複数の第３の
半導体領域であつて該互いに重複する部分の少な
くとも一部は前記第２の半導体領域とPN接合を
形成する複数の第３の半導体領域を有し、これら
第３の半導体領域をカソードおよびアノード領域
の一方とし前記第１の半導体領域および前記第２
の半導体領域を前記カソードおよびアノード領域
の他方とする定電圧ダイオードと、前記第１の半
導体領域と実質的に同一の深さおよび不純物濃度
分布をもつて前記一導電型の半導体基体の他の部
分に形成されたベース領域ならびに前記第３の領
域と実質的に同一の深さおよび不純物濃度分布を
もつて前記ベース領域内に形成されたエミツタ領
域を有し、前記定電圧ダイオードから絶縁分離さ
れたトランジスタとを備える半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13749178A JPS5563879A (en) | 1978-11-08 | 1978-11-08 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13749178A JPS5563879A (en) | 1978-11-08 | 1978-11-08 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5563879A JPS5563879A (en) | 1980-05-14 |
| JPS6255317B2 true JPS6255317B2 (ja) | 1987-11-19 |
Family
ID=15199883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13749178A Granted JPS5563879A (en) | 1978-11-08 | 1978-11-08 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5563879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140372A (ja) * | 2004-11-15 | 2006-06-01 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477968A (en) * | 1987-09-19 | 1989-03-23 | Fujitsu Ltd | Semiconductor device |
-
1978
- 1978-11-08 JP JP13749178A patent/JPS5563879A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140372A (ja) * | 2004-11-15 | 2006-06-01 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5563879A (en) | 1980-05-14 |
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