JPH05347383A - 集積回路の製法 - Google Patents

集積回路の製法

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JPH05347383A
JPH05347383A JP3228198A JP22819891A JPH05347383A JP H05347383 A JPH05347383 A JP H05347383A JP 3228198 A JP3228198 A JP 3228198A JP 22819891 A JP22819891 A JP 22819891A JP H05347383 A JPH05347383 A JP H05347383A
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Leo R Piotrowski
リーオゥ、アー、ピオトロゥスキ
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】 高電圧、高性能のバイポーラトランジスタ及
びＣＭＯＳデバイスを同時に作る方法を得る。 【構成】 ゲート酸化物とゲート構造と第２のレベルの
接触部及び相互接続部との引続く形成を補償して、特定
の不純物濃度領域及び特定の接合深さを生ずるように不
純物濃度、温度及びサイクル時間を選定する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に絶縁ゲート電界
効果トランジスタ及びバイポーラトランジスタの製法、
ことにドーピングを行った多結晶シリコンゲートを持つ
高電圧高性能のバイポーラトランジスタ及びＣＭＯＳデ
バイスを作る新規な製法に関するものである。
【０００２】
【従来の技術】ＣＭＯＳデバイス及び相補形バイポーラ
トランジスタの同時の製法はビーザム（Ｂｅａｓｏｍ）
を発明者とする英国特許第３，８６５，６４９号明細書
に例示してあるようによく知られている。各処理工程に
より、３３Ｖのコレクターベースブレークダウン電圧す
なわち破壊電圧を持つＰＮＰバイポーラトランジスタが
できる。同様にＢＶＣＥＯは２０Ｖ以下である。若干の
高電圧高性能の用途に対してビーザムの特許明細書に記
載してある方法では十分でない。同様にビーザムはＣＭ
ＯＳ構造のゲートとしてアルミニウムの使用を提案し述
べている。この場合デバイスの形成に必要な表面積が不
当に増す。そして回路はアルミニウム及び基板の間に許
容できないレベルの漂遊キャパシタンスを持つようにな
る。ゲート用のアルミニウムはまた第１のレベルの相互
接続のためにも使うので、接触穴は、酸化物ゲートの生
成に引続きアルミニウム生成に先だって形成しなければ
ならない。この場合、ＭＯＳ特性に望ましくない影響を
及ぼすゲート絶縁体の汚染を増す。
【０００３】ＣＭＯＳデバイス用の化合的に蒸着した
（ＣＶＤ）酸化シリコンにより被覆したドーピングを行
った多結晶シリコンゲートの使用は、よく知られクック
・ジュニア（Ｃｏｏｋ，Ｊｒ．）を発明者とする英国特
許第４，０７５，７５４号明細書に記載してある。ＭＯ
Ｓ構造用の多結晶シリコンゲートの形成のための方法を
示してあるが、これ等の処理工程では、高電圧高性能の
バイポーラトランジスタの同時形成には適合しない不純
物濃度レベル及び温度レベルを使う。すなわち多結晶シ
リコンゲートを持つ高電圧高効率のバイポーラトランジ
スタ及びＣＭＯＳデバイスの製法が必要になる。
【０００４】
【発明の目的】本発明の目的は、ＣＭＯＳデバイスを持
つ高電圧高性能のバイポーラトランジスタの製法を提供
しようとするにある。
【０００５】本発明の他の目的は、ドーピングを行った
多結晶シリコンゲート高電圧高性能のバイポーラトラン
ジスタとを持つＣＭＯＳデバイスの製法を提供しようと
するにある。
【０００６】本発明のなお別の目的は、４０Ｖより高い
コレクタ・ベース破壊電圧と３０Ｖより高いＢＶＣＥＯ
と２００ＭＨＺより高いピークｆＴとを持つバイポーラ
トランジスタを作り、これと同時にドーピングを行った
多結晶シリコンゲートと４０Ｖより高い破壊電圧とを持
つ相補形ＭＯＳデバイスを形成する方法を提供しようと
するにある。
【０００７】本発明のこれ等の又その他の目的は、ゲー
ト酸化物とゲート構造と第２のレベルの接触部及び相互
接続部との引続く形成を補償して、特定の不純物濃度領
域及び特定の接合深さを生ずるように不純物濃度、温度
及びサイクル時間を選定することにより得られる。第１
の不純物導入法は、Ｐ伝導形のインプラント及び拡散で
あり、ＰＮＰトランジスタのコレクタとＮチャンネルＭ
ＯＳデバイスの本体とを生じ、表面不純物濃度が約１．
３×１０１６キャリア／ｃｍ３になる。これに次でＮデ
ポジション及び拡散が生じＰＮＰ型トランジスタのベー
スと、３×１０１８原子／ｃｍ３の表面不純物濃度を持
つＮチヤンネルＭＯＳデバイスのソース及びドレインと
を形成する。これに次でＰデポジション及び拡散が生じ
ＮＰＮトランジスタのベースと、５×１０１８キャリア
／ｃｍ３の表面不純物濃度を持つＰチャンネルＭＯＳデ
バイスのソース及びドレインとを形成する。次で別個の
異った拡散を伴わないデポジションによるＰ及びＮ型の
不純物の導入によりＰ及びＮのエミッタ領域及び接触領
域を形成する。これ等のＰ領域及びＮ領域の拡散は引続
く処理中に起る。
【０００８】ゲート酸化物層は９５０℃の中程度の温度
で約１，５００ の生長をする。このすぐ次に６，００
０のドーピングをしてない多結晶シリコン層のデポジシ
ョンが続く。引続いて多結晶シリコン層はドーピングを
行いその抵抗を下げ、ゲート構造及び第１レベル相互接
続を形成するように輪郭を定める。りんドーピングを行
った二酸化シリコンを化合的蒸着により形成する。これ
に次でＣＶＤ二酸化シリコンのリフローイングと不純物
の短いりんデポジションとが続く。次でＣＶＤ二酸化シ
リコンと熱的に生長した酸化物とを貫いてテーパ付き接
触穴を形成し、第１レベルの相互接続部とゲートと基板
領域とに対する接触領域を形成する。各接触部と第２レ
ベルの相互接続部とを形成するために金属の層を施して
輪郭を定める。この方法により多結晶ゲート及びＣＶＤ
酸化シリコン絶縁体を持つＣＭＯＳデバイスと組合わせ
た高電圧高性能のバイポーラトランジスタが得られる。
【０００９】
【実施例】以下本発明による集積回路の製法の実施例を
添付図面について詳細に説明する。
【００１０】高電圧高性能の相補形バイポーラトランジ
スタは、通常絶縁層分離を行った領域に形成される。第
１図に例示したようにたとえば多結晶材料から成る基体
又は支持体２２には、複数個のＮアイランドすなわち領
域１０，１２，１４，１６，１８を形成し、たとえば酸
化物などの絶縁層２４により多結晶支持体すなわち基板
２２から又相互に絶縁層分離をしてある。各出発Ｎ領域
には高度不純物Ｎ埋込層２０を埋込んである。５個所の
アイランド（領域）１０，１２，１４，１６，１８は、
多結晶基板２２に形成された複数のアイランド（領域）
の１例にすぎない。たとえば他のＮ領域は埋込みＮ領域
を設けないで形成してもよい。同様にＰ型領域を埋込み
Ｐ領域と共に形成してもよい。
【００１１】絶縁層分離を行った各領域を形成する方法
の１例はジェイ・ディー・ビーザムを発明者とする英国
特許第３，８６５，６４９号明細書に記載してある。領
域１０，１２，１４，１６，１８は、たとえば３ないし
２０Ωｃｍなるべくは３ないし６Ωｃｍの範囲の抵抗率
を持つアンチモンドーピングを行ったＮ型単結晶シリコ
ンなどの出発材料から形成してある。これは３Ωｃｍに
対しては１．６×１０１５キャリア／ｃｍ３又２０Ωｃ
ｍに対しては２．４×１４１４キャリア／ｃｍ３の不純
物濃度に相当する。埋込みＮ領域２０は、Ｎ型不純物を
Ｎ基板内に拡散させることにより形成され、大体１００
Ω／ｃｍ２の表面抵抗と１×１０１９キャリア／ｃｍ３
の範囲の不純物濃度とを持つ。出発材料は、エッチング
を行い、酸化物層２４で覆い多結晶基板２２で満たす。
研削作業後に図１の構造が得られる。これは、図１の構
造を形成する方法の１例に過ぎず、本発明を適用する構
造基準を設定する以外は本発明の範囲外である。
【００１２】本発明方法は、上面にマスク層２６を形成
することにより始める。マスク層２６は、ウェーハにた
とえば１１００℃の酸化性ふん囲気を当て約５５００
の厚さを持つ酸化物層を形成することにより形成した酸
化物である。フォトレジストシークエンスすなわちフォ
トレジスト処理は、ＰＮＰバイポーラトランジスタのコ
レクタ領域と、ＮＰＮサブストレートバイポーラトラン
ジスタのベース領域と、ＮチャンネルＭＯＳ電界効果ト
ランジスタの本体部分とを定めるため行う。フォトレジ
スト処理は、酸化物マスク層２６に感光性材料の層を形
成し、この感光性材料を露光して所望の穴パターンを形
成し、露光した感光性材料にフォトレジスト処理により
覆われてないウェーハ領域からすべての酸化物を除くふ
っ化水素エッチング溶液を施すことから成る。
【００１３】次でＰ形不純物たとえばほう素をイオンイ
ンプランテーションにより導入する。典型的なほう素イ
ンプラントは１００，０００Ｖのエネルギーと２．１×
１０１３イオン／ｃｍ２の線量とで行う。次でフォトレ
ジスト層をはぎ取ると、領域１２内のイオンインプラン
トを行ったＰ 領域２８、領域１４内のＰ 領域３０、
及び領域１６内のＰ 領域３２を持つ図１の構造が得ら
れる。このウェーハは次で酸化性ふん囲気内で拡散サイ
クルを行い、Ｐ コレクタ領域２８、Ｐ ベース領域３
０及びＰ 本体領域３２を生じさせる。初めにＯ２次で
Ｎ２のドライブイン環境における１２００℃の好適とす
る拡散−酸化サイクルにより、２５００Ωｃｍ２の表面
抵抗と約８．８μの接合深さと約１．３×１０１８キャ
リア／ｃｍ３の表面濃度とを持つ最終Ｐ 領域２８，３
０，３２が得られる。
【００１４】これ等のＰ 領域により、約５０Ｖのコレ
クタベース破壊電圧を持つＰＮＰトランジスタと、＋
０．８Ｖのしきい値電圧と約２８Ｖのスナップバック電
圧を持つ４４Ｖの破壊電圧ＢＶＤＳＳとを持つノン・カ
ウンタドープＮチャンネルＭＯＳデバイスとが得られ
る。高いＰＮＰコレクタ対ベース破壊電圧が必要である
ので、形成しようとするＰ エミッタは適当なＨ
ＦＥ（約１５０）に対し３３Ｖより高い破壊電圧ＢＶ
ＣＥＯになる。
【００１５】次でこのウェーハは別のフォトレジスト処
理を行い、ＮＰＮコレクタに対するコレクタ接触領域、
ＰＮＰに対するベース領域、サブストレートＮＰＮに対
するエミッタ領域及び接触領域、ＮチャンネルＭＯＳに
対するソース及びドレイン、及びＰチヤンネルＭＯＳデ
バイスに対する本体接触領域のために、酸化物マスク層
２６に穴を形成する。次で図２に示すようにＮ型不純物
たとえばりんを付着させ（ｄｅｐｏｓｅ）コレクタ領域
１０にコレクタ接触領域３４を、コレクタ領域２８にベ
ース領域３６を、ベース領域３０にエミッタ領域３８
を、コレクタ領域１４にコレクタ接触域４０を、本体領
域３２にソース領域４２及びドレイン領域４４を、そし
て本体領域１８に本体接触領域４６をそれぞれ形成す
る。次でＮ型不純物を約１１５０℃の酸化性ふん囲気中
で拡散させマスク層２６の各穴を満たす。このようにし
て得られめ各領域３４，３６，３８，４０，４２，４
４，４６は、１４０Ω／ｃｍ２の表面抵抗、２μの接合
深さ、約３×１０１８キャリア／）ｃｍ３の表面不純物
濃度を持つ。この工程は、ＮチャンネルＭＯＳチヤンネ
ル長さ制御、ＰＮＰ ｆＴ及びサブストレートＮＰＮ
ＨＦＥに対し重要である。
【００１６】このウェーハは別のフォトレジスト処理を
行い、ＮＰＮベース領域とＰチャンネルＭＯＳデバイス
に対するソース及びドレインとに対する穴を酸化物マス
ク層２６に形成する。次で図３に示すようにＰ型不純物
を酸化物マスク層２６の穴を経て付着させコレクタ領域
１０にベース領域４８を、そして本体領域１８にソース
領域５０及びドレイン領域５２をそれぞれ形成する。Ｐ
型不純物は１１５０℃の酸化性ふん囲気中で拡散させ酸
化物層２６の各穴を満たす。得られるＰ型領域４８，５
０，５２はたとえば２８０Ω／ｃｍ２の表面抵抗と約
１．８μの接合深さと約５×１０１８キャリア／ｃｍ３
の表面濃度とを持つ。これ等のＰ領域の表面抵抗の制御
は、３００Ω／ｃｍ２以上の表面抵抗は引続く操作時の
ほう素のセグリゲーションの影響によって形成しようと
するＮ エミッタのサイクルの十分な制御ができないの
で、極めて重大である。又約２４０Ω／ｃｍ２よりはる
かに低い表面抵抗の結果として破壊電圧の問題と不十分
な仕上がりデバイスＨＦＥとが生ずる。接合深さＸｊは
ＰチャンネルＭＯＳのチャンネル長さ制御ＮＰＮ ｆＴ
に対し重要である。すなわち表面抵抗は２５０ないし２
９０Ω／ｃｍ２の範囲でなければならない。
【００１７】次でウェーハは別のフォトレジスト処理を
行い、ＮＰＮトランジスタのＰ ベース接触領域と、Ｐ
ＮＰトランジスタのＰ エミッタ接触領域及びコレクタ
接触領域と、サブストレートＮＰＮトランジスタのベー
スに対するＰ 接触領域と、ＮチャンネルＭＯＳデバイ
スに対するＰ 本体接触領域と、ＰチャンネルＭＯＳデ
バイスに対するＰ ソース接触領域及びドレイン接触領
域とのために酸化物マスク層２６にそれぞれ穴を形成す
る。不純物たとえばほう素は、実質的な又は別個の拡散
を行うことなくたとえば１１００℃で付着させる。この
場合ベース領域４８にベース接触領域５４、ベース領域
３６にエミッタ領域５６、コレクタ領域２８にコレクタ
接触領域５８、ベース領域３０にベース接触領域６０、
本体領域３２に本体接触領域６２そしてソース領域５０
及びドレイン領域５２にそれぞれソース接触領域６４及
びドレイン接触領域６６がそれぞれ生ずる。これ等の領
域は約１μの接合深さと約２×１０２０キャリア／ｃｍ
３の表面濃度とを持つ。
【００１８】ソース領域及びドレイン領域は、ゲート酸
化物及びゲート構造の形成に先だって形成されるので、
Ｐ 領域は実質的な又は別個の拡散を行わないで形成さ
れる。引続く温度処理中にＰ 領域５４，５６，５８，
６０，６２，６４，６６は、付加的な拡散により２，０
００ないし３，０００ の厚さになる。この工程と共に
引続く処理工程のデザインを制御して１００ないし１８
０の範囲の最終ＨＦＥと３３Ｖより高い破壊電圧ＢＶ
ＣＥＯとを持つＰＮＰバイポーラトランジスタを得るよ
うにする。たとえば二酸化シリコンの保護層は約９００
℃の低い温度で約２，０００ の厚さに生長する。
【００１９】次でこのウェーハはさらに別のフォトレジ
スト処理を行い、酸化物層２６に穴を形成し、ＮＰＮト
ランジスタに対しエミッタ領域及びコレクタ接触領域
を、ＰＮＰトランジスタに対しベース接触領域を、ＮＰ
Ｎサブストレートトランジスタに対しエミッタ接触領域
及びコレクタ接触領域を、ＮチャンネルＭＯＳデバイス
に対しソース接触領域及びドレイン接触領域を、そして
ＰチャンネルＭＯＳデバイスに対して本体接触領域をそ
れぞれ形成する。Ｎ形不純物たとえばりんはマスク層の
各穴を経て約１，０００℃の温度で１μの接合深さに導
入し１×１０２１キャリア／ｃｍ３の表面不純物濃度を
持つようにする。この付着（ｄｅｐｏｓｉｔｉｏｎ）は
実質的な拡散を伴わないで行われる。この場合ベース４
８にエミッタ領域７０、コレクタ接触領域３４にコレク
タ接触領域７２、ベース領域３６にベース接触領域７
４、エミッタ３８にエミッタ接触７６、コレクタ接触４
０にコレクタ接触７８、ソース領域４２及びドレイン領
域４４にそれぞれソース接触８０及びドレイン接触８
２、そして本体接触領域４６に本体接触８４がそれぞれ
生ずる。前回の工程のＰ 付着の場合と同様に各Ｎ 領
域７０，７２，７４，７６，７８，８０，８２，８４は
引続く処理工程中に付加的な拡散により４，０００ない
し５，０００ の厚さになる。
【００２０】このウェーハの背部にフォトレジスト材料
を被覆し、Ｎ マスク工程のフォトレジスト処理中には
露光しないことは注目すべきことである。このようにし
てウェーハの後側の酸化物がフォトレジストのエッチン
グ中に除去されないようにし、従ってＮ 不純物が後側
のシリコンに入らないようにする。このために引続く工
程のゲート酸化中に、ＭＯＳチヤンネル領域の自動ドー
ピングが行われる可能性が減る。
【００２１】Ｎ．付着の後に、ウェーハに短いエッチン
グ工程を行い酸化物層２６の最上部の厚いりん部分を除
く。１０対１の比率を持つふつ化水素エッチング剤を使
えばよい。このために引続く工程のゲート酸化物フォト
レジストの間のきびしいエッチングの問題がなくなる。
熱酸化物層２６のりん含量がゲッター処置を行う後の工
程中に増加することは注目すべきことである。ウェーハ
を約８５０℃で短い酸化環境に入れ、Ｎ 領域を約３，
０００ の酸化物で覆いゲート酸化中にりんの自動ドー
ピングを防ぐ。
【００２２】これまでの処理は、バイポーラトランジス
タ及び電界効果トランジスタのドーピングを行った不純
物領域の形成に関連するものであった。以下述べる処理
過程はゲート酸化物及びゲート構造並びに第１及び第２
レベルの相互接続部の形成に関連する。酸化物及びゲー
ト構造の形成はすべての半導体領域の形成に次で行われ
るので、これまでの処理工程ではさらに処理温度及び時
間サイクルを考慮しなければならなかった。
【００２３】処理の最終段階は、ホトレジスト処理で始
まり、ＭＯＳデバイスと共に形成しなければならないす
べてのコンデンサを露光する。図４に示すように厚い酸
化物層２６に穴８６，８８を形成し、それぞれＮチャン
ネルＭＯＳ及びＰチャンネルＭＯＳの各チャンネル領域
を露光する。所望のＰ及びＮのチャンネルデバイスのし
きい値に従って、Ｐ伝導形のカウンタ・ドープイオンイ
ンプラントをこの段階で行う。たとえばほう素を、４
０，０００Ｖのエネルギーレベル及び２．８×１０１１
イオン／ｃｍ２の濃度とでイオンインプラントする。こ
の場合Ｐ及びＮのチャンネルの各ＭＯＳデバイスに対し
１．５Ｖの程度の最終デバイスしきい値電圧を生ずる。
カウンタ・ドーピング工程がないと、Ｎチャンネルデバ
イスのしきい値電圧は０．８ないし１０Ｖの範囲であ
り、Ｐチャンネルデバイスのしきい値電圧は２．５ない
し３．０Ｖの範囲にある。このイオンインプランテーシ
ョンは、酸化物層２６が非露光区域の汚染を防ぐのに十
分厚いので、非選択的に行われる。
【００２４】次でこのウェーハは、各穴８６，８８に約
１，５００ の厚さを持つゲート絶縁層９０，９２をそ
れぞれ形成するのに十分な時限にわたり、９５０℃の酸
化性ふん囲気に露出する。各ゲート絶縁層９０，９２の
形成のすぐ後に、多結晶シリコン９４の層をたとえば
６，０００ の厚さに付着させる。この構造は図５に例
示してある。ゲート絶縁体を形成することにより、また
その直後その上に多結晶シリコン層を形成することによ
り、ゲート酸化物絶縁層９０，９２の移動イオンの汚染
を最低にする。このようにして一層安定な絶縁ゲート電
界効果トランジスタデバイスが形成される。
【００２５】次で、ＭＯＳデバイス用のゲート構造及び
第１レベルの相互接続部を形成する多結晶シリコン層９
４は、９５０℃の温度及び１０ないし１５Ω／ｃｍ２の
表面抵抗でりんによるドーピングを行い５０ないし８０
Ω／ｃｍ２の範囲の最終表面抵抗が得られる。ここでは
９５０℃のりんドーピング温度で１０ないし１５Ω／ｃ
ｍ２の表面抵抗を持つ６，０００ の多結晶シリコン層
９４について述べたが、これは単なる例示に過ぎない。
重要な関係は、多結晶シリコン層９４が十分に厚く、り
んドーピングの温度レベルがあまり高すぎず、引続く処
理工程でりんドーピングを行った多結晶シリコン層９４
から絶縁ゲート電界効果トランジスタデバイスのチャン
ネル内にりんを拡散しないことである。
【００２６】次でホトレジスト処理を行って、各ＭＯＳ
デバイスのゲート、第１レベル相互接続部及び形成され
た任意のコンデンサの頂板を定める。図６に示すように
ＮチャンネルＭＯＳデバイスはゲート９６を持ち、また
ＰチャンネルＭＯＳデバイスはゲート９８を持ってい
る。またドーピングを行った多結晶シリコン層９４は、
ＮＰＮトランジスタ及びＰＮＰバイポーラトランジスタ
間に第１レベル相互接続部１００を形成する。
【００２７】多結晶シリコン層９４の形成及び輪郭決め
に次で、酸化シリコンのりんドーピングを行った絶縁層
を化合的に蒸着する。層１０２は約７０００ の厚さを
持つ。第２レベルの相互接続部になめらかな表面を形成
するように、ＣＶＤ二酸化シリコン層１０２を、頂面の
フローを生じさせるのに十分な時限にわたり８５０℃の
水蒸気環境に入れる。このようにして得られる構造は図
７に例示してある。第７図では、ゲート９６，９８及び
相互接続部１００の上側の層１０２の大きい突出部分
は、極めて縮小されている。
【００２８】ＣＶＤ二酸化シリコン層１０２のリフロー
イングに次で、このウェーハに８３５℃の温度及び１０
０ないし３００Ω／ｃｍ２の抵抗でりん付着を施す。こ
の場合上部のりん濃度が増しＣＶＤ二酸化シリコン層１
０２の輪郭にわたりりん不純物濃度のかなり大きなこう
配が生ずる。このりんこい配の効果がりんの異なったエ
ッチング速度の原因となってテーパ付き接触穴が生ずる
ようになる。これ等のテーパ付き接触穴により第２相互
接続部に対しすぐれたステップカバレジが生ずる。また
この第２相互接続部はＣＶＤ二酸化シリコン層１０２の
上面から基板の表面に至る接触部を形成する。熱酸化物
層２６及びＣＶＤ二酸化シリコン層１０２を組合わせた
厚さが、１．３ないし１．６μの範囲にあるので、テー
パ付き接触穴が必要になる。
【００２９】次でドーピングを行った多結晶シリコンの
第１レベル相互接続部とシリコン基板とに対し接触穴を
形成するためにホトレジスト処理を行う。金属層たとえ
ばアルミニウム層をこのウェーハに施し、接触部及び第
２レベル相互接続部を形成するために輪郭を定める。こ
のようにして得られる構造は図８に例示してある。ＮＰ
Ｎバイポーラトランジスタのベース５４、エミッタ７０
及びコレクタ７２に対しそれぞれ接触片１０４，１０
６，１０８を形成する。ＰＮＰバイポーラトランジスタ
のベース７４、エミッタ５６及びコレクタ５８に対しそ
れぞれ接触片１１０，１１２，１１４を形成する。サブ
ストレートＮＰＮトランジスタのべース領域６０、エミ
ッタ領域７６及びコレクタ領域７８に対しそれぞれ接触
片１１６，１１８，１２０を形成する。Ｎチャンネルデ
バイスのソース領域８０、ドレイン領域８２及び本体領
域６２に対しそれぞれ接触片１２２，１２４，１２６を
形成する。
【００３０】ＰチャンネルＭＯＳデバイスのソース領域
６４、ドレイン領域６６及び本体領域８４に対しそれぞ
れ接触片１２８，１３０，１３２を形成する。
【００３１】例示のためにＰＮＰトランジスタのベース
に対する接触片１１０は、相互接続部分１３４を備えて
いる。第２レベル相互接続部の残りの部分と、第１レベ
ル相互接続部及びドーピングを行った多結晶シリコンゲ
ート構造９６，９８に対する第２レベル相互接続部の接
続とは図示してない。
【００３２】薄い被膜抵抗体をリフローイングを行った
ＣＶＤ二酸化シリコン層１０２に施し輪郭を定めること
ができる。
【００３３】ウェーハの処理は、別の化合的に蒸着した
二酸化シリコン又は窒化シリコンであってもよいパシベ
ーション層の付着を行うことで続けられる。この構造は
最終のパシベーション層の前又は後に焼結すればよい。
【００３４】前記したように特定の不純物濃度、時間及
び厚さを使う例示した集積回路により、次の特性を持つ
トランジスタデバイスが得られる。
【００３５】
【数１】
【００３６】
【発明の効果】本発明の好適とする実施例についての以
上の説明から明らかなように、本発明の各目的は、高電
圧、高性能のバイポーラトランジスタ及びＣＭＯＳデバ
イスを同時に作る方法が得られる点で達成できるわけで
ある。
【００３７】以上本発明をその実施例について詳細に説
明したが本実施例は本発明の精神を逸脱することなく種
々の変化変型を行い得ることはいうまでもない。
【図面の簡単な説明】
【図１】本発明集積回路の製法の１実施例の１工程を示
す横断面図である。
【図２】本発明集積回路の製法の１実施例の１工程を示
す横断面図である。
【図３】本発明集積回路の製法の１実施例の１工程を示
す横断面図である。
【図４】本発明集積回路の製法の１実施例の１工程を示
す横断面図である。
【図５】本発明集積回路の製法の１実施例の１工程を示
す横断面図である。
【図６】本発明集積回路の製法の１実施例の１工程を示
す横断面図である。
【図７】本発明集積回路の製法の１実施例の１工程を示
す横断面図である。
【図８】本発明集積回路の製法の１実施例の１工程を示
す横断面図である。
【符号の説明】
１０，１４ コレクタ領域 ２２ 基板 ２６ 酸化物マクク層 ２８ コレクタ領域 ３０ ベース領域 ３２ 本体領域 ３４ コレクタ接触領域 ３６ ベース領域 ３８ エミッタ領域 ４０ コレクタ接触領域 ４２ ソース領域 ４４ ドレイン領域 ４６ 本体接触領域 ４８ ベース領域 ５０ ソース領域 ５２ ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 29/78

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 Ｎ伝導形基板を持ち絶縁層分離を行った
    領域内に高電圧のＮＰＮ、ＰＮＰ、Ｐ−ＭＯＳ及びＮ−
    ＭＯＳを同時に作る集積回路の製法であって、（ａ）約
    １×１０１５キャリア／ｃｍ３の不純物濃度を持つＮ伝
    導形基板領域中のＰＮＰのコレクタ領域（２８）を形成
    する部分（１２）、ＮＰＮのベース領域（３０）を形成
    する部分（１４）及びＮ−ＭＯＳの本体（３２）を形成
    する部分（１６）にＰ伝導形不純物を各各約１×１０
    １６キャリア／ｃｍ３の表面不純物濃度で導入する工程 （ｂ）ＮＰＮのベース領域（３６）を形成する部分の前
    記ＰＮＰコレクタ領域（２８）、ＮＰＮのエミッタ領域
    （３８）を形成する部分の前記ＮＰＮベース領域（３
    ０）、Ｎ−ＭＯＳのソース領域（４２）及びドレイン領
    域（４４）を形成する部分の前記Ｎ−ＭＯＳ本体（３
    ２）及び約１×１０１５キャリア／ｃｍ３の不純物濃度
    を持つＮ伝導形基板領域中の接触領域（３４，４０，４
    ６）を形成する選定した部分（１０，１８）にＮ伝導形
    不純物を各各約３×１０１８キャリア／ｃｍ３の表面不
    純物濃度で導入する工程、 （ｃ）約１×１０１５キャリア／ｃｍ３の不純物濃度を
    持つＮ伝導形基板領域中の、ＮＰＮベース領域（４８）
    を形成する部分（１０）及びＰ−ＭＯＳのソース領域
    （５０）及びドレイン領域（５２）を形成する部分（１
    ８）にＰ伝導形不純物を各各約５×１０１８キャリア／
    ｃｍ３表面不純物濃度で導入する工程、 （ｄ）ＰＮＰのエミッタ領域（５６）を形成する部分の
    前記ＰＮＰベース領域（３６）及びＰ伝導形領域（４
    ８，２８，３０，３２，５０，５２）中の接触領域（５
    ４，５８，６０，６２，６４，６６）を形成する選定し
    た部分にＰ伝導形不純物を各各約２×１０２０キャリア
    ／ｃｍ３の表面不純物濃度で導入する工程、 （ｅ）ＮＰＮのエミッタ領域（７０）を形成する部分の
    前記ＮＰＮベース領域（４８）及びＮ伝導形領域（３
    ４，３６，３８，４０，４２，４４，４６）中の接触領
    域（７２，７４，７６，７８，８０，８２，８４）を形
    成する選定した部分にＮ伝導形不純物を各各約１×１０
    ２１キャリア／ｃｍ３の表面不純物濃度で導入する工
    程、及び （ｆ）Ｎ−ＭＯＳ及びＰ−ＭＯＳのゲート酸化物（９
    ０，９２）及びゲート電極構造（９６，９８）を形成す
    る工程、 を含んで成る集積回路の製法。
  2. 【請求項２】 工程（ａ）において、Ｐ形不純物導入を
    イオンインプランテーション及び拡散により行う請求項
    １に記載の製法。
  3. 【請求項３】 工程（ｂ）〜（ｅ）において、不純物導
    入をデポジションにより行う請求項２記載の製法。
  4. 【請求項４】 工程（ｂ）におけるＮ形の不純物及び工
    程（ｃ）におけるＰ形の不純物の導入は拡散を含み、そ
    して工程（ｄ）におけるＰ形の不純物及び工程（ｅ）に
    おけるＮ形の不純物の導入は別個の拡散を含まないよう
    にする請求項３に記載の製法。
  5. 【請求項５】 基板の後側を、工程（ｅ）におけるＮ形
    不純物導入に先だって保護層により被覆する請求項１に
    記載の製法。
  6. 【請求項６】 工程（ａ）におけるＰ形不純物導入を約
    １．８μの接合が形成するように行う請求項１に記載の
    製法。
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