JPS6255334B2 - - Google Patents
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- JPS6255334B2 JPS6255334B2 JP2169079A JP2169079A JPS6255334B2 JP S6255334 B2 JPS6255334 B2 JP S6255334B2 JP 2169079 A JP2169079 A JP 2169079A JP 2169079 A JP2169079 A JP 2169079A JP S6255334 B2 JPS6255334 B2 JP S6255334B2
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- 230000015654 memory Effects 0.000 claims description 13
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 238000001228 spectrum Methods 0.000 claims description 12
- 238000005070 sampling Methods 0.000 claims description 5
- 230000009466 transformation Effects 0.000 claims description 5
- 108010076504 Protein Sorting Signals Proteins 0.000 claims 1
- 230000006870 function Effects 0.000 description 23
- 238000010586 diagram Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 5
- 230000000737 periodic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J1/00—Frequency-division multiplex systems
- H04J1/02—Details
- H04J1/04—Frequency-transposition arrangements
- H04J1/05—Frequency-transposition arrangements using digital techniques
Landscapes
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
Description
【発明の詳細な説明】
本発明は、デイジタル信号処理によりベースバ
ンド信号を単側帯波周波数分割多重（以下SSB−
FDM信号と略称する）信号に多重変換する単側
帯波周波数分割多重信号変調装置に関する。
ンド信号を単側帯波周波数分割多重（以下SSB−
FDM信号と略称する）信号に多重変換する単側
帯波周波数分割多重信号変調装置に関する。
近年デイジタル信号処理により、SSB−FDM
信号の変復調を実現する試みがなされている。デ
イジタル信号処理によりSSB−FDM信号の変調
を実現する公知の方法として、IEEE
TRANSACTION ON COMMUNICATIONS、
VOL.COM−26、No.５、MAY1978、PP720−725
所載の“An Improved Method for Digital SSB
−FDM Modulation and Demodulation”があ
る。
信号の変復調を実現する試みがなされている。デ
イジタル信号処理によりSSB−FDM信号の変調
を実現する公知の方法として、IEEE
TRANSACTION ON COMMUNICATIONS、
VOL.COM−26、No.５、MAY1978、PP720−725
所載の“An Improved Method for Digital SSB
−FDM Modulation and Demodulation”があ
る。
ここで上記の方法についてその原理を簡単に説
明する。今ベースバンド信号のサンプリング周波
数をｓ（単位Hzは以下省略する）、SSB−FDM
信号のサンプリング周波数をＮ・ｓとする。た
だしＮは正の整数である。Ｎ個のベースバンド信
号のサンプル値系列のＺ変換をＸk（ＺN）（ただ
しｋ＝０、１、……、Ｎ−１）とし、SSB−
FDM信号のサンプル値系列をＹ（Ｚ）とする。
明する。今ベースバンド信号のサンプリング周波
数をｓ（単位Hzは以下省略する）、SSB−FDM
信号のサンプリング周波数をＮ・ｓとする。た
だしＮは正の整数である。Ｎ個のベースバンド信
号のサンプル値系列のＺ変換をＸk（ＺN）（ただ
しｋ＝０、１、……、Ｎ−１）とし、SSB−
FDM信号のサンプル値系列をＹ（Ｚ）とする。
ベースバンド信号は周波数ｓで繰り返す周期
構造のスペクトルをもつから、中心周波数が
ｓ／２ずつずれた帯域幅ｓ／２を有する帯域フ
イルタをＮ個用意し、それぞれＮ個のベースバン
ド信号を上記帯域フイルタに入力した後、Ｎ個の
フイルタ出力を加算すればSSB−FDM信号を得
ることができる。
構造のスペクトルをもつから、中心周波数が
ｓ／２ずつずれた帯域幅ｓ／２を有する帯域フ
イルタをＮ個用意し、それぞれＮ個のベースバン
ド信号を上記帯域フイルタに入力した後、Ｎ個の
フイルタ出力を加算すればSSB−FDM信号を得
ることができる。
ここで上記Ｎ個の帯域フイルタとしては、帯域
幅ｓ／４を有する実低域フイルタＧ（Ｚ）を考
え、これを周波数シフトした帯域幅ｓ／２を有
する複素帯域フイルタＨk（Ｚ）を用いることが
できる。すなわち、k（Ｚ）の中心周波数を（4k＋
１）・ｓ／４とした時、前記フイルタＧ（Ｚ）
に（4k＋１）・ｓ／４の周波数シフトを施せ
ば、 Ｈk（Ｚ）＝Ｈk〔exp｛j2π／Ｎ・ｓ｝〕 ＝Ｇ〔exp｛j2π（−４ｋ＋１／４・ｓ）／Ｎ・ｓ｝〕 ＝Ｇ〔Ｚ・exp｛−j2π４ｋ＋１／４Ｎ｝〕 ……(1) ここで、(1)式で表わされる複素帯域フイルタＨ
k（Ｚ）はサンプリング周波数Ｎ・ｓで動作し
ているにも拘わらず入力は周波数ｓでしか与え
られないからＨk（Ｚ）はサンプリング周波数
ｓで動作するＮ組のフイルタに分解して実現する
ことができる。
幅ｓ／４を有する実低域フイルタＧ（Ｚ）を考
え、これを周波数シフトした帯域幅ｓ／２を有
する複素帯域フイルタＨk（Ｚ）を用いることが
できる。すなわち、k（Ｚ）の中心周波数を（4k＋
１）・ｓ／４とした時、前記フイルタＧ（Ｚ）
に（4k＋１）・ｓ／４の周波数シフトを施せ
ば、 Ｈk（Ｚ）＝Ｈk〔exp｛j2π／Ｎ・ｓ｝〕 ＝Ｇ〔exp｛j2π（−４ｋ＋１／４・ｓ）／Ｎ・ｓ｝〕 ＝Ｇ〔Ｚ・exp｛−j2π４ｋ＋１／４Ｎ｝〕 ……(1) ここで、(1)式で表わされる複素帯域フイルタＨ
k（Ｚ）はサンプリング周波数Ｎ・ｓで動作し
ているにも拘わらず入力は周波数ｓでしか与え
られないからＨk（Ｚ）はサンプリング周波数
ｓで動作するＮ組のフイルタに分解して実現する
ことができる。
帯域幅ｓ／４を有する実低域フイルタＧ
（Ｚ）をＮ組のフイルタに分解すると次のように
なる。
（Ｚ）をＮ組のフイルタに分解すると次のように
なる。
式(2)を式(1)に代入すると、
を得る。SSB−FDM信号サンプル値系列Ｙ
（Ｚ）はｋ＝０、１、……、Ｎ−１に対してＸk
（ＺN）をフイルタＨk（Ｚ）に通して、その出力
を加算したものであるから、 が成立する。式(3)を式(4)に代入して ただし が得られる。式(5)におけるＧi（−jZN）の複素帯
域フイルタバンクをポリフエーズデイジタルフイ
ルタと呼ぶ。
（Ｚ）はｋ＝０、１、……、Ｎ−１に対してＸk
（ＺN）をフイルタＨk（Ｚ）に通して、その出力
を加算したものであるから、 が成立する。式(3)を式(4)に代入して ただし が得られる。式(5)におけるＧi（−jZN）の複素帯
域フイルタバンクをポリフエーズデイジタルフイ
ルタと呼ぶ。
ここで複素帯域フイルタＧi（−jZN）は、式(2)
によつて定義された実低域フイルタＧi（ＺN）の
伝達関数におけるＺNの代りに−jZNを代入するこ
とにより伝達関数が定義される。
によつて定義された実低域フイルタＧi（ＺN）の
伝達関数におけるＺNの代りに−jZNを代入するこ
とにより伝達関数が定義される。
以上述べたように複素帯域フイルタＧi（−
jZN）は、フイルタの係数が実数または純虚数で
あるから、２組の実帯域フイルタと同等の乗算量
を必要とする。
jZN）は、フイルタの係数が実数または純虚数で
あるから、２組の実帯域フイルタと同等の乗算量
を必要とする。
ところでデイジタル信号処理によるSSB−
FDM信号の変復調方式においては、単位時間当
りに必要とされる乗算回数によつて装置規模ひい
ては装置価格がほぼ決定されるから、単位時間当
りの乗算回数の本質的に少ないハードウエア構成
が要求される。特にポリフエーズデイジタルフイ
ルタに要する乗算量は式(6)で表わされるオフセツ
ト離散フーリエ演算に比べてかなり大きいので、
その低減が望まれている。
FDM信号の変復調方式においては、単位時間当
りに必要とされる乗算回数によつて装置規模ひい
ては装置価格がほぼ決定されるから、単位時間当
りの乗算回数の本質的に少ないハードウエア構成
が要求される。特にポリフエーズデイジタルフイ
ルタに要する乗算量は式(6)で表わされるオフセツ
ト離散フーリエ演算に比べてかなり大きいので、
その低減が望まれている。
本発明の目的は従来に比べて単位時間当りの乗
算回数が少なく、ハードウエア規模の小さい単側
帯波周波数分割多重信号変調装置を提供すること
にある。
算回数が少なく、ハードウエア規模の小さい単側
帯波周波数分割多重信号変調装置を提供すること
にある。
まず、ポリフエーズ回路の構成要素である複素
帯域フイルタＧi（−jZN）を実数部と虚数部とに
分けて２個の実帯域フイルタとして実現すること
を考える。
帯域フイルタＧi（−jZN）を実数部と虚数部とに
分けて２個の実帯域フイルタとして実現すること
を考える。
式(5)、(6)より、複素共役を用いて表わせばＹ
（Ｚ）は次式のようになる。
（Ｚ）は次式のようになる。
ここでＧi（−jZN）とＧi（＋jZN）をそれぞれ
さらに２分解すれば を得る。式(6)においてＸk（ＺN）は実数であるか
らＩn〔Ai*（ＺN）〕＝Ｒe〔ＡN-1（ＺN）〕（ただ
しｉ≠０）となり、この関係と式(8)を用いて式(7)
を変形すれば が得られる。ただし、Ｒe〔 〕およびＩn〔 〕
は、それぞれ実数部および虚数部を示す。また式
(9)においてｉ＝０の時、右辺第２項はゼロとす
る。
さらに２分解すれば を得る。式(6)においてＸk（ＺN）は実数であるか
らＩn〔Ai*（ＺN）〕＝Ｒe〔ＡN-1（ＺN）〕（ただ
しｉ≠０）となり、この関係と式(8)を用いて式(7)
を変形すれば が得られる。ただし、Ｒe〔 〕およびＩn〔 〕
は、それぞれ実数部および虚数部を示す。また式
(9)においてｉ＝０の時、右辺第２項はゼロとす
る。
式(8)から明らかなように複素帯域フイルタＧi
（−jZN）は２個の実帯域フイルタＧi、0（−Ｚ2
Ｎ）と、Ｇi、1（−Ｚ2N）とによつて実現するこ
とが可能となる。
（−jZN）は２個の実帯域フイルタＧi、0（−Ｚ2
Ｎ）と、Ｇi、1（−Ｚ2N）とによつて実現するこ
とが可能となる。
次に実帯域フイルタＧi、0（−Ｚ2N）およびＧ
i、1（−Ｚ2N）の乗算量低減方法について述べ
る。式(2)で示される実低域フイルタの伝達関数Ｇ
（Ｚ）を次のように表わす。
i、1（−Ｚ2N）の乗算量低減方法について述べ
る。式(2)で示される実低域フイルタの伝達関数Ｇ
（Ｚ）を次のように表わす。
Ｇ（Ｚ）＝｛a0Z0＋a1Z-1＋a2Z-2＋……＋ａ2nN-1
Ｚ-(2mN-1)｝／Ｕ（Ｚ2N） ……(10)
ただしｍは正の整数とする。
式(10)において、分子項の係数が下式の条件を満
足するフイルタＧ（Ｚ）を設計するのは可能であ
る。
足するフイルタＧ（Ｚ）を設計するのは可能であ
る。
式(10)よりｉ＝０の時、式(9)の各サブフイルタの
伝達関数はれぞれ次式のようになる。
伝達関数はれぞれ次式のようになる。
式(12)において条件式(11)より次の関数が成立す
る。
る。
従つて式(12)において、Ｇi、0（Ｚ2N）とＧN-i、
１（Ｚ2N）の分子項の係数は互いに対称関数にあ
り、しかも分母の伝達関数は同一である。さらに
式(9)から明らかなように２つのサブフイルタの入
力は同一であるから係数の対称性を利用した乗算
量低減が可能となる。
１（Ｚ2N）の分子項の係数は互いに対称関数にあ
り、しかも分母の伝達関数は同一である。さらに
式(9)から明らかなように２つのサブフイルタの入
力は同一であるから係数の対称性を利用した乗算
量低減が可能となる。
以上の原理に基づいた本発明について、図面を
参照して詳細に説明する。
参照して詳細に説明する。
第１図は本発明の機能を説明するためのブロツ
ク図である。第１図において１０（０），１０
（１），１０（２），……，１０（Ｎ−２），１０
（Ｎ−１）は入力端子、２００はスペクトル反転
回路、３００はオフセツト離散フーリエ処理回
路、４０（０），４０（１），４０（２），……，
４０（Ｎ−２），４０（Ｎ−１）はポリフエーズ
デイジタルフイルタ、４０（０）０，４０（１）
０，４０（１）１，４０（２）０，４０（２）
１，……，４０（Ｎ−２）０，４０（Ｎ−２）
１，４０（Ｎ−１）０，４０（Ｎ−１）１は、前
記ポリフエーズデイジタルフイルタの出力、５０
（１），５０（２），……，５０（Ｎ−２），５０
（Ｎ−１）は減算器、６００は多重回路、７００
は出力端子である。
ク図である。第１図において１０（０），１０
（１），１０（２），……，１０（Ｎ−２），１０
（Ｎ−１）は入力端子、２００はスペクトル反転
回路、３００はオフセツト離散フーリエ処理回
路、４０（０），４０（１），４０（２），……，
４０（Ｎ−２），４０（Ｎ−１）はポリフエーズ
デイジタルフイルタ、４０（０）０，４０（１）
０，４０（１）１，４０（２）０，４０（２）
１，……，４０（Ｎ−２）０，４０（Ｎ−２）
１，４０（Ｎ−１）０，４０（Ｎ−１）１は、前
記ポリフエーズデイジタルフイルタの出力、５０
（１），５０（２），……，５０（Ｎ−２），５０
（Ｎ−１）は減算器、６００は多重回路、７００
は出力端子である。
第１図において、Ｎ個のベースバンド信号Ｘk
（ＺN）（ｋ＝０、１、……、Ｎ−１）は、それぞ
れ入力端子１０（０），１０（１），１０（２），
……，１０（Ｎ−２），１０（Ｎ−１）に入力さ
れ、スペクトル反転回路２００の入力となる。ス
ペクトル反転回路２００では、予め定められた
Ｎ／２個のベースバンド信号に対し（−１）n（た
だしｎは時間インデツクス）の乗算操作を行ない
信号のスペクトルを反転させる。スペクトル反転
回路２００のＮ個の出力は、オフセツト離散フー
リエ処理回路３００に入力され、式(6)の演算が行
なわれる。オフセツト離散フーリエ処理回路３０
０のＮ個の複素出力のうち実数部出力のみが、そ
れぞれポリフエーズデイジタルフイルタ４０
（０），４０（１），４０（２），……，４０（Ｎ−
２），４０（Ｎ−１）に入力される。ポリフエー
ズデイジタルフイルタ４０（０），４０（１），４
０（２），……，４０（Ｎ−２），４０（Ｎ−１）
および減算器５０（１），５０（２），……，５０
（Ｎ−２），５０（Ｎ−２）により式(9)のフイルタ
操作が行なわれる。さらに、ポリフエーズデイジ
タルフイルタ４０（０）０の出力および減算器５
０（１），５０（２），……，５０（Ｎ−２），５
０（Ｎ−２）の出力は多重化回路６００の入力と
なりそれぞれZ0、Z-1、Z-2、……、Ｚ-(N-２)、
Ｚ-(N-1)の遅延を受けた後出力端子７００には
SSB−FDM信号Ｙ（Ｚ）が得られる。
（ＺN）（ｋ＝０、１、……、Ｎ−１）は、それぞ
れ入力端子１０（０），１０（１），１０（２），
……，１０（Ｎ−２），１０（Ｎ−１）に入力さ
れ、スペクトル反転回路２００の入力となる。ス
ペクトル反転回路２００では、予め定められた
Ｎ／２個のベースバンド信号に対し（−１）n（た
だしｎは時間インデツクス）の乗算操作を行ない
信号のスペクトルを反転させる。スペクトル反転
回路２００のＮ個の出力は、オフセツト離散フー
リエ処理回路３００に入力され、式(6)の演算が行
なわれる。オフセツト離散フーリエ処理回路３０
０のＮ個の複素出力のうち実数部出力のみが、そ
れぞれポリフエーズデイジタルフイルタ４０
（０），４０（１），４０（２），……，４０（Ｎ−
２），４０（Ｎ−１）に入力される。ポリフエー
ズデイジタルフイルタ４０（０），４０（１），４
０（２），……，４０（Ｎ−２），４０（Ｎ−１）
および減算器５０（１），５０（２），……，５０
（Ｎ−２），５０（Ｎ−２）により式(9)のフイルタ
操作が行なわれる。さらに、ポリフエーズデイジ
タルフイルタ４０（０）０の出力および減算器５
０（１），５０（２），……，５０（Ｎ−２），５
０（Ｎ−２）の出力は多重化回路６００の入力と
なりそれぞれZ0、Z-1、Z-2、……、Ｚ-(N-２)、
Ｚ-(N-1)の遅延を受けた後出力端子７００には
SSB−FDM信号Ｙ（Ｚ）が得られる。
次に、第１図のポリフエーズデイジタルフイル
タ４０（０），４０（１），４０（２），……，４
０（Ｎ−２），４０（Ｎ−１）について詳細に説
明する。ポリフエーズデイジタルフイルタの演算
式は式(9)で表わされる。
タ４０（０），４０（１），４０（２），……，４
０（Ｎ−２），４０（Ｎ−１）について詳細に説
明する。ポリフエーズデイジタルフイルタの演算
式は式(9)で表わされる。
ただし、式(9)において、ｉ＝０の時、右辺第２
項はゼロとする。式(9)より、ｉ≠０の時Ｒe〔Ａi
（ＺN）〕に対するフイルタの伝達関数は、Ｇi、0
（−Ｚ2N）およびＺ-N・ＧN-i、1（−Ｚ2N）とな
り、これがポリフエーズデイジタルフイルタ４０
(i)に当る。ポリフエーズデイジタルフイルタ４０
(i)の２つの出力４０(i)０および４０(i)１はそれぞ
れ、伝達関数Ｇi、0（−Ｚ2N）およびＺ-N・ＧN-
ｉ、１（−Ｚ2N）の出力に対応する。またｉ＝０の
時、式(9)の右辺第２項はゼロであるから、ポリフ
エーズデイジタルフイルタ４０（０）の伝達関数
はＧi、0（−Ｚ2N）とすればよい。
項はゼロとする。式(9)より、ｉ≠０の時Ｒe〔Ａi
（ＺN）〕に対するフイルタの伝達関数は、Ｇi、0
（−Ｚ2N）およびＺ-N・ＧN-i、1（−Ｚ2N）とな
り、これがポリフエーズデイジタルフイルタ４０
(i)に当る。ポリフエーズデイジタルフイルタ４０
(i)の２つの出力４０(i)０および４０(i)１はそれぞ
れ、伝達関数Ｇi、0（−Ｚ2N）およびＺ-N・ＧN-
ｉ、１（−Ｚ2N）の出力に対応する。またｉ＝０の
時、式(9)の右辺第２項はゼロであるから、ポリフ
エーズデイジタルフイルタ４０（０）の伝達関数
はＧi、0（−Ｚ2N）とすればよい。
次に、ポリフエーズデイジタルフイルタの実現
方法について述べる。式(12)および式（13）から明
らかなように、伝達関数Ｇi、0（−Ｚ2N）とＧN-
ｉ、１（−Ｚ2N）の分子項の係数には対称性があ
り、（ただしｉ≠０の時）しかも、分母の係数は
同一であるから、第２図ａのように、ポリフエー
ズデイジタルフイルタを構成することができる。
第２図ａは第１図に示したポリフエーズデイジタ
ルフイルタ４０(i)（ただしｉ≠０）の構成したも
のである。
方法について述べる。式(12)および式（13）から明
らかなように、伝達関数Ｇi、0（−Ｚ2N）とＧN-
ｉ、１（−Ｚ2N）の分子項の係数には対称性があ
り、（ただしｉ≠０の時）しかも、分母の係数は
同一であるから、第２図ａのように、ポリフエー
ズデイジタルフイルタを構成することができる。
第２図ａは第１図に示したポリフエーズデイジタ
ルフイルタ４０(i)（ただしｉ≠０）の構成したも
のである。
第２図ａにおいて、１０は入力端子、７１およ
び７２は出力端子である。２１，２２，２３およ
び２４は伝達関数の分子の係数を乗ずるための乗
算器、３１，３２，３３，３４，３５および３６
は伝達関数の分母の係数を乗ずるための乗算器で
ある。また、４１，４２，……，４７および４８
は加減算器、５１，５２，……，５５および５６
はＺ-2Nの遅延素子、６１はＺ-Nの遅延素子であ
る。入力端子１０より入力された信号Ｒe〔Ａi
（ＺN）〕は乗算器２１，２２，２３および２４の
入力となり分子係数が乗ぜられる。乗算器２１，
２２，２３および２４の出力はそれぞれ、加減算
器４１および４８，４２および４７，４３および
４６，４４および４５の入力となる。一方加減算
器４４の出力は、乗算器３１，３２および３３の
入力となり、分母係数が乗ぜられる。さらに、乗
算器３１，３２および３３の出力はそれぞれ加減
算器４１，４２および４３の入力となる。加減算
器４１、遅延素子５１、加減算器４２、遅延素子
５２、加減算器４３、遅延素子５３および加減算
器４４は、この順序に入出力が接続されている。
従つて、入力端子１０から、加減算器４４の出力
を受ける出力端子７１までの伝達関数はＧi、0
（−Ｚ2N）となる。
び７２は出力端子である。２１，２２，２３およ
び２４は伝達関数の分子の係数を乗ずるための乗
算器、３１，３２，３３，３４，３５および３６
は伝達関数の分母の係数を乗ずるための乗算器で
ある。また、４１，４２，……，４７および４８
は加減算器、５１，５２，……，５５および５６
はＺ-2Nの遅延素子、６１はＺ-Nの遅延素子であ
る。入力端子１０より入力された信号Ｒe〔Ａi
（ＺN）〕は乗算器２１，２２，２３および２４の
入力となり分子係数が乗ぜられる。乗算器２１，
２２，２３および２４の出力はそれぞれ、加減算
器４１および４８，４２および４７，４３および
４６，４４および４５の入力となる。一方加減算
器４４の出力は、乗算器３１，３２および３３の
入力となり、分母係数が乗ぜられる。さらに、乗
算器３１，３２および３３の出力はそれぞれ加減
算器４１，４２および４３の入力となる。加減算
器４１、遅延素子５１、加減算器４２、遅延素子
５２、加減算器４３、遅延素子５３および加減算
器４４は、この順序に入出力が接続されている。
従つて、入力端子１０から、加減算器４４の出力
を受ける出力端子７１までの伝達関数はＧi、0
（−Ｚ2N）となる。
一方、加減算器４８の出力は、遅延素子６１の
入力となると共に、乗算器３４，３５および３６
の入力となり分母係数が乗ぜられる。さらに乗算
器３４，３５および３６の出力は、れぞれ加算器
４５，４６および４７の入力となる。加減算器４
５、遅延素子５４、加減算器４６、遅延素子５
５、加減算器４７、遅延素子５６および加減算器
４８は、この順に入出力が接続されている。従つ
て入力端子１０から遅延素子６１の出力を受ける
出力端子７２までの伝達関数は、Ｚ-N・ＧN-i、1
（−Ｚ2N）となる。
入力となると共に、乗算器３４，３５および３６
の入力となり分母係数が乗ぜられる。さらに乗算
器３４，３５および３６の出力は、れぞれ加算器
４５，４６および４７の入力となる。加減算器４
５、遅延素子５４、加減算器４６、遅延素子５
５、加減算器４７、遅延素子５６および加減算器
４８は、この順に入出力が接続されている。従つ
て入力端子１０から遅延素子６１の出力を受ける
出力端子７２までの伝達関数は、Ｚ-N・ＧN-i、1
（−Ｚ2N）となる。
第２図ｂは、第１図に示したポリフエーズデイ
ジタルフイルタ４０（０）の構成を示したもので
ある。第２図ｂにおいて、１０および７１はそれ
ぞれ入力端子および出力端子を示す。２１，２２
および２３は、伝達関数の分子の係数を乗ずるた
めの乗算器、３１，３２および３２は、伝達関数
の分母の係数を乗ずるための乗算器、４１，４
２，４３および４４は加減算器、５１，５２およ
び５３はＺ-2Nの遅延素子である。同図ｂの構成
は、同図ａのブロツク図の片側と全く同一構成と
なつており、入力端子１０から出力端子７１まで
の伝達関数はＧ0、0（−Ｚ2N）となつている。第
２図ａ，ｂでは、フイルタＧi、0（−Ｚ2N）およ
びＧN-i、1（−Ｚ2N）として３次の例を示した
が、次数が増加した場合にも同様の構成を容易に
考えることが可能である。
ジタルフイルタ４０（０）の構成を示したもので
ある。第２図ｂにおいて、１０および７１はそれ
ぞれ入力端子および出力端子を示す。２１，２２
および２３は、伝達関数の分子の係数を乗ずるた
めの乗算器、３１，３２および３２は、伝達関数
の分母の係数を乗ずるための乗算器、４１，４
２，４３および４４は加減算器、５１，５２およ
び５３はＺ-2Nの遅延素子である。同図ｂの構成
は、同図ａのブロツク図の片側と全く同一構成と
なつており、入力端子１０から出力端子７１まで
の伝達関数はＧ0、0（−Ｚ2N）となつている。第
２図ａ，ｂでは、フイルタＧi、0（−Ｚ2N）およ
びＧN-i、1（−Ｚ2N）として３次の例を示した
が、次数が増加した場合にも同様の構成を容易に
考えることが可能である。
第１図に示した本発明の機能を説明するための
ブロツク図では、ポリフエーズ回路は第２図ａお
よびｂの構成になる。第２図ａにおいて、分子項
の伝達関数の係数を乗ずるための乗算器の個数を
ｍとすると、分母項の伝達関数の係数を乗ずるた
めの乗算器の個数は（2m−１）個になり、この
ままの構成では、乗算器の個数がまだ多い。しか
もＺ-2Nの遅延素子の個数は2m個も必要となる。
そこで、第１図に示たブロツク図の時分割多重構
成を考える。
ブロツク図では、ポリフエーズ回路は第２図ａお
よびｂの構成になる。第２図ａにおいて、分子項
の伝達関数の係数を乗ずるための乗算器の個数を
ｍとすると、分母項の伝達関数の係数を乗ずるた
めの乗算器の個数は（2m−１）個になり、この
ままの構成では、乗算器の個数がまだ多い。しか
もＺ-2Nの遅延素子の個数は2m個も必要となる。
そこで、第１図に示たブロツク図の時分割多重構
成を考える。
第３図は、本発明の一実施例を示すブロツク図
で、１０は入力端子、２０はスペクトル反転回
路、３０はオフセツト離散フーリエ処理回路、４
０はポリフエーズ回路、５０は出力端子である。
同図は、第１図の回路を多重化構成した時のブロ
ツク図である。即ち、入力端子１０には、Ｎ個の
ベースバンド信号が時分割多重され、ｓ毎に入
力される。従つて１フレームは１／ｓ秒とな
り、この間にＮ個のデータが時分割多重されてい
る。スペクトル反転回路２０では、予め定められ
たＮ／２個の信号に対し、奇数（または偶数）フ
レームに対し（−１）の乗算を行なう。スペクト
ル反転回路２０の出力はオフセツト離散フーリエ
処理回路３０に入力され次式の演算が行なわれ
る。
で、１０は入力端子、２０はスペクトル反転回
路、３０はオフセツト離散フーリエ処理回路、４
０はポリフエーズ回路、５０は出力端子である。
同図は、第１図の回路を多重化構成した時のブロ
ツク図である。即ち、入力端子１０には、Ｎ個の
ベースバンド信号が時分割多重され、ｓ毎に入
力される。従つて１フレームは１／ｓ秒とな
り、この間にＮ個のデータが時分割多重されてい
る。スペクトル反転回路２０では、予め定められ
たＮ／２個の信号に対し、奇数（または偶数）フ
レームに対し（−１）の乗算を行なう。スペクト
ル反転回路２０の出力はオフセツト離散フーリエ
処理回路３０に入力され次式の演算が行なわれ
る。
ただし、式（14）においてＸk（ＺN）はスペク
トル反転回路２０の出力を示す。従つて、オフセ
ツト離散フーリエ処理回路３０の出力では、１フ
レームは、ＡＲ ０、（ＺN）、ＡＲ １（ＺN）、……、Ａ
Ｒ Ｎ−１
（ＺN）のＮ個のデータが時分割多重されており、
ポリフエーズ回路４０に入力される。ポリフエー
ズ回路４０の出力を受ける出力端子５０にはSSB
−FDM信号が得られる。
トル反転回路２０の出力を示す。従つて、オフセ
ツト離散フーリエ処理回路３０の出力では、１フ
レームは、ＡＲ ０、（ＺN）、ＡＲ １（ＺN）、……、Ａ
Ｒ Ｎ−１
（ＺN）のＮ個のデータが時分割多重されており、
ポリフエーズ回路４０に入力される。ポリフエー
ズ回路４０の出力を受ける出力端子５０にはSSB
−FDM信号が得られる。
次に、第３図のポリフエーズ回路４０について
詳細に説明する。第４図は、第３図のポリフエー
ズ回路のブロツク図を示したものであり、第５図
は第４図の動作を説明するためのタイミンタチヤ
ートである。１１０および１９０はそれぞれ入力
端子および出力端子、１３１，１３２，１３３お
よび１３４は、伝達関数の分子項の係数を乗ずる
ための乗算器、１４１，１４２および１４３は伝
達関数の分母項の係数を乗ずるための乗算器、１
５１，１５２，１５３，１５４，１５５，１５６
および１５７はＺ-Nの遅延素子、１６１，１６
２，１６３，１６４，１６５，１６６および１６
７は加減算器、１７１，１７２，１７３および１
７４はスイツチ、１２０および１８０は配列変換
メモリである。
詳細に説明する。第４図は、第３図のポリフエー
ズ回路のブロツク図を示したものであり、第５図
は第４図の動作を説明するためのタイミンタチヤ
ートである。１１０および１９０はそれぞれ入力
端子および出力端子、１３１，１３２，１３３お
よび１３４は、伝達関数の分子項の係数を乗ずる
ための乗算器、１４１，１４２および１４３は伝
達関数の分母項の係数を乗ずるための乗算器、１
５１，１５２，１５３，１５４，１５５，１５６
および１５７はＺ-Nの遅延素子、１６１，１６
２，１６３，１６４，１６５，１６６および１６
７は加減算器、１７１，１７２，１７３および１
７４はスイツチ、１２０および１８０は配列変換
メモリである。
入力端子１１０には、第３図のオフセツト離散
フーリエ処理回路３０の出力が入力される。ここ
で、入力端子１０のフレーム構成は、第５図Ａに
示したようなタイミングチヤートになつているも
のとする。第５図Ａの数字は、式(6)のＲe〔Ａi
（ＺN）〕のｉに対応している。１フレーム（＝Ｚ-
Ｎ＝１／ｓ）はＮ個のデータが時分割多重され
ているものとする。入力端子１１０に入力された
データは配列変換メモリ１２０に入力される。配
列変換メモリ１２０では入力端子１１０に入力さ
れたデータに対し、偶数（または奇数）フレーム
のデータを第５図Ｂのタイミングチヤートに示し
たように（Ｎ−１）個のデータを逆順に配列変換
を行なう。第５図Ｂの数字は式(6)のＲe〔Ａi（Ｚ
N）〕のｉに対応している。この時奇数（または偶
数）フレームのデータに対しては、入力されたデ
ータ順序と同一である。配列変換メモリ１２０の
出力は乗算器１３１，１３２，１３３および１３
４の入力となる。乗算器１３１の出力は、スイツ
チ１７１を介し、Ｚ-Nの遅延素子１５１に入力さ
れると同時に、加減算器１７１にも入力される。
乗算器１３２の出力は加減算器１６１に入力され
ると同時に、スイツチ１７４を介し、加減算器１
６６にも入力される。乗算器１３３の出力は、ス
イツチ１７２を介し加減算器１６２に入力される
と同時に、加減算器１６５にも入力される。さら
に乗算器１３４の出力は加減算器１６３に入力さ
れると同時にスイツチ１７３を介し加減算器１６
４にも入力される。また、加減算器１６７の出力
は乗算器１４１，１４２および１４３に入力され
る。乗算器１４１，１４２および１４２の各出力
はそれぞれ加減算器１６１，１６３および１６５
に入力される。
フーリエ処理回路３０の出力が入力される。ここ
で、入力端子１０のフレーム構成は、第５図Ａに
示したようなタイミングチヤートになつているも
のとする。第５図Ａの数字は、式(6)のＲe〔Ａi
（ＺN）〕のｉに対応している。１フレーム（＝Ｚ-
Ｎ＝１／ｓ）はＮ個のデータが時分割多重され
ているものとする。入力端子１１０に入力された
データは配列変換メモリ１２０に入力される。配
列変換メモリ１２０では入力端子１１０に入力さ
れたデータに対し、偶数（または奇数）フレーム
のデータを第５図Ｂのタイミングチヤートに示し
たように（Ｎ−１）個のデータを逆順に配列変換
を行なう。第５図Ｂの数字は式(6)のＲe〔Ａi（Ｚ
N）〕のｉに対応している。この時奇数（または偶
数）フレームのデータに対しては、入力されたデ
ータ順序と同一である。配列変換メモリ１２０の
出力は乗算器１３１，１３２，１３３および１３
４の入力となる。乗算器１３１の出力は、スイツ
チ１７１を介し、Ｚ-Nの遅延素子１５１に入力さ
れると同時に、加減算器１７１にも入力される。
乗算器１３２の出力は加減算器１６１に入力され
ると同時に、スイツチ１７４を介し、加減算器１
６６にも入力される。乗算器１３３の出力は、ス
イツチ１７２を介し加減算器１６２に入力される
と同時に、加減算器１６５にも入力される。さら
に乗算器１３４の出力は加減算器１６３に入力さ
れると同時にスイツチ１７３を介し加減算器１６
４にも入力される。また、加減算器１６７の出力
は乗算器１４１，１４２および１４３に入力され
る。乗算器１４１，１４２および１４２の各出力
はそれぞれ加減算器１６１，１６３および１６５
に入力される。
ここで乗算器１３１，１３２，１３３および１
３４は、式(9)のＧi、0（−Ｚ2N）およびＧN-i、1
（−Ｚ2N）の分子項の係数を乗ずるための乗算器
である。式(12)および式（13）から明らかなよう
に、Ｇi、0（−Ｚ2N）とＧN-i、1（−Ｚ2N）の分子
項の係数は互いに対称性をもつているからその乗
算回数を1/2とすることが可能である。乗算器１
３１，１３２，１３３および１３４の係数は時分
割に変化することが必要である。一方乗算器１４
１，１４２および１４３は、式(9)のＧi、0（−Ｚ2
Ｎ）およびＧN-i、1（−Ｚ2N）の分母項の係数を乗
ずるための乗算器である。式(12)から明らかなよう
にＧi、0（−Ｚ2N）とＧN-i（−Ｚ2N）の分母項の
係数は同一であり、しかもｉにも依存しないから
乗算器１４１，１４２および１４３の係数は常に
一定でよい。
３４は、式(9)のＧi、0（−Ｚ2N）およびＧN-i、1
（−Ｚ2N）の分子項の係数を乗ずるための乗算器
である。式(12)および式（13）から明らかなよう
に、Ｇi、0（−Ｚ2N）とＧN-i、1（−Ｚ2N）の分子
項の係数は互いに対称性をもつているからその乗
算回数を1/2とすることが可能である。乗算器１
３１，１３２，１３３および１３４の係数は時分
割に変化することが必要である。一方乗算器１４
１，１４２および１４３は、式(9)のＧi、0（−Ｚ2
Ｎ）およびＧN-i、1（−Ｚ2N）の分母項の係数を乗
ずるための乗算器である。式(12)から明らかなよう
にＧi、0（−Ｚ2N）とＧN-i（−Ｚ2N）の分母項の
係数は同一であり、しかもｉにも依存しないから
乗算器１４１，１４２および１４３の係数は常に
一定でよい。
第４図のように構成した時、式(9)の右辺第１項
のフイルタＧi、0（−Ｚ2N）の出力は、第５図Ｃ
に示したタイミングチヤートのような形で仮想的
に加減算器１６７の出力に現われる。また式(9)の
右辺第２項はｉ＝０の時はゼロであるから、この
時スイツチ１７１，１７２，１７３および１７４
は開いている。ｉ＝１、２、……、Ｎ−１の時ス
イツチ１７１，１７２，１７３および１７４は閉
じるように動作する。式(9)の右辺第２項のフイル
タＺ-NＧN-i、1（−Ｚ2N）の出力は、第５図Ｄに
示したタイミングチヤートのような形で仮想的
に、加減算器１６７の出力に現われる。実際に
は、加減算器１６１，１６２，１６３，１６４，
１６５，１６６および１６７により、式(9)の右辺
の演算が行なわれて、加減算器１６７に出力され
る。第５図Ｃ，Ｄ，Ｅに示した数字は式(5)のｉに
対応している。加減算器１６７の出力は配列変換
メモリ１８０に入力される。配列変換メモリ１８
０では偶数（または奇数）フレームに対し、配列
変換メモリ１２０と全く逆の配列変換を行なう。
従つて、式(9)の右辺を次式のように表わした時、 出力端子１９０には、Ｎ個のＹi（ＺN）が第５
図Ｆに示したようなタイミングチヤートで出力さ
れる。第５図Ｆにおいて数字は式（14）のＹi
（ＺN）にｉに対応している。なお第４図では説明
を簡単にするためにポリフエーズデイジタルフイ
ルタとして３次の例を示したが、次数が増加した
場合にも同様の構成を容易に考えることができ
る。
のフイルタＧi、0（−Ｚ2N）の出力は、第５図Ｃ
に示したタイミングチヤートのような形で仮想的
に加減算器１６７の出力に現われる。また式(9)の
右辺第２項はｉ＝０の時はゼロであるから、この
時スイツチ１７１，１７２，１７３および１７４
は開いている。ｉ＝１、２、……、Ｎ−１の時ス
イツチ１７１，１７２，１７３および１７４は閉
じるように動作する。式(9)の右辺第２項のフイル
タＺ-NＧN-i、1（−Ｚ2N）の出力は、第５図Ｄに
示したタイミングチヤートのような形で仮想的
に、加減算器１６７の出力に現われる。実際に
は、加減算器１６１，１６２，１６３，１６４，
１６５，１６６および１６７により、式(9)の右辺
の演算が行なわれて、加減算器１６７に出力され
る。第５図Ｃ，Ｄ，Ｅに示した数字は式(5)のｉに
対応している。加減算器１６７の出力は配列変換
メモリ１８０に入力される。配列変換メモリ１８
０では偶数（または奇数）フレームに対し、配列
変換メモリ１２０と全く逆の配列変換を行なう。
従つて、式(9)の右辺を次式のように表わした時、 出力端子１９０には、Ｎ個のＹi（ＺN）が第５
図Ｆに示したようなタイミングチヤートで出力さ
れる。第５図Ｆにおいて数字は式（14）のＹi
（ＺN）にｉに対応している。なお第４図では説明
を簡単にするためにポリフエーズデイジタルフイ
ルタとして３次の例を示したが、次数が増加した
場合にも同様の構成を容易に考えることができ
る。
以上述べたように、本発明を用いれば、ポリフ
エーズデイジタルフイルタに要する乗算器を従来
の1/2にすることが可能となり、従つてハードウ
エア規模の小さい単側帯波周波数分割多重信号変
調装置を提供することができる。
エーズデイジタルフイルタに要する乗算器を従来
の1/2にすることが可能となり、従つてハードウ
エア規模の小さい単側帯波周波数分割多重信号変
調装置を提供することができる。
第１図は、本発明の機能を説明するためのブロ
ツク図で、１０（０），１０（１），１０（２），
……，１０（Ｎ−２）および１０（Ｎ−１）は入
力端子、２００はスペクトル反転回路、３００は
オフセツト離散フーリエ処理回路、４０（０），
４０（１），４０（２），……，４０（Ｎ−２）お
よび４０（Ｎ−１）はポリフエーズデイジタルフ
イルタ、５０（１），５０（２），……，５０（Ｎ
−２）および５０（Ｎ−１）は減算器、６００は
多重化回路、７００は出力端子である。 第２図は、第１図のポリフエーズデイジタルフ
イルタを説明するためのブロツク図で、１０は入
力端子、２１，２２，２３，２４，３１，３２，
３３，３４，３５および３６は乗算器、４１，４
２，４３，４４，４５，４６，４７および４７は
加減算器、５１，５２，５３，５４，５５および
５６はＺ-2Nの遅延素子、６１はＺ-Nの遅延素
子、７１および７２は出力端子である。 第３図は、本発明の一実施例を示すブロツク図
で、１０は入力端子、２０はスペクトル反転回
路、３０はオフセツト離散フーリエ処理回路、４
０はポリフエーズデイジタルフイルタ、５０は出
力端子である。 第４図は第３図のポリフエーズデイジタルフイ
ルタを説明するためのブロツク図で、１１０は入
力端子、１２０は配列変換メモリ、１３１，１３
２，１３３，１３４，１４１，１４２および１４
３は乗算器、１５１，１５２，１５３，１５４，
１５５，１５６および１５７はＺ-Nの遅延素子、
１６１，１６２，１６３，１６４，１６５，１６
６および１６７は加減算器、１７１，１７２およ
び１７２はスイツチ、１８０は配列変換メモリ、
１９０は出力端子である。 第５図は、第４図の動作を説明するためのタイ
ミングチヤートである。
ツク図で、１０（０），１０（１），１０（２），
……，１０（Ｎ−２）および１０（Ｎ−１）は入
力端子、２００はスペクトル反転回路、３００は
オフセツト離散フーリエ処理回路、４０（０），
４０（１），４０（２），……，４０（Ｎ−２）お
よび４０（Ｎ−１）はポリフエーズデイジタルフ
イルタ、５０（１），５０（２），……，５０（Ｎ
−２）および５０（Ｎ−１）は減算器、６００は
多重化回路、７００は出力端子である。 第２図は、第１図のポリフエーズデイジタルフ
イルタを説明するためのブロツク図で、１０は入
力端子、２１，２２，２３，２４，３１，３２，
３３，３４，３５および３６は乗算器、４１，４
２，４３，４４，４５，４６，４７および４７は
加減算器、５１，５２，５３，５４，５５および
５６はＺ-2Nの遅延素子、６１はＺ-Nの遅延素
子、７１および７２は出力端子である。 第３図は、本発明の一実施例を示すブロツク図
で、１０は入力端子、２０はスペクトル反転回
路、３０はオフセツト離散フーリエ処理回路、４
０はポリフエーズデイジタルフイルタ、５０は出
力端子である。 第４図は第３図のポリフエーズデイジタルフイ
ルタを説明するためのブロツク図で、１１０は入
力端子、１２０は配列変換メモリ、１３１，１３
２，１３３，１３４，１４１，１４２および１４
３は乗算器、１５１，１５２，１５３，１５４，
１５５，１５６および１５７はＺ-Nの遅延素子、
１６１，１６２，１６３，１６４，１６５，１６
６および１６７は加減算器、１７１，１７２およ
び１７２はスイツチ、１８０は配列変換メモリ、
１９０は出力端子である。 第５図は、第４図の動作を説明するためのタイ
ミングチヤートである。
Claims (1)
- １ スペクトル反転回路とオフセツト離散フーリ
エ処理回路と、複数個のデイジタルフイルタから
なるポリフエーズ回路とを用いて、デイジタル処
理によりＮチヤネルベースバンド信号からＮチヤ
ネル単側帯波周波数分割多重信号を得る際に、１
フレームを前記Ｎチヤネルベースバンド信号の
各々のサンプリング周波数の逆数とした時１フレ
ームがＮ多重された実信号系列からなる前記オフ
セツト離散フーリエ処理回路の実数部出力を入力
とし、偶数（または奇数）フレームに対しＮ個の
データの配列変換を行なう第１の配列変換メモリ
と、前記第１の配列変換メモリの出力を共通の入
力とし各々時分割に変化するＫ種類の係数を乗ず
るためのＫ個の乗算器（｛Ｍk｝：ｋ＝１、２、…
…、Ｋ）と、前記Ｋ個の乗算器｛Ｍk｝の各々の
出力を入力とし予め定められたタイムスロツトの
み開くＫ個のスイツチ（｛Ｓk｝：ｋ＝１、２、…
…、Ｋ）と、前記Ｋ個の乗算器の各々の出力を入
力とするＫ個の加減算器（｛Ａk｝：ｋ＝１、２、
……、Ｋ）と、前記Ｋ個のスイツチ｛Ｓk｝のう
ち（Ｋ−１）個のスイツチ（｛Ｓk｝：ｋ＝２、
３、……、Ｋ）の出力を入力とする（Ｋ−１）個
の加減算器（｛Ｂk｝：ｋ＝２、３、……、Ｋ）
と、前記Ｋ個の加減算器｛Ａk｝のうちの１個の
加減算器A1の出力を共通の入力とし各々常に一
定の係数を乗じ各々の出力を前記Ｋ個の加減算器
｛Ａk｝のうちの（Ｋ−１）個の加減算器（｛Ａ
k｝：ｋ＝２、３、……、Ｋ）に供給する（Ｋ−
１）個の乗算器（｛Ｆk｝：ｋ＝１、２、……、Ｋ
−１）と、前記Ｋ個のスイツチのうちの１個のス
イツチS1、前記Ｋ個の加減算器｛Ａk｝および前
記（Ｋ−１）個の加減算器｛Ｂk｝のうちのＡK、
B2、ＡK-1、B3……、A2およびＢKの各々の出力
に対し１フレームの遅延を与える（2K−１）個
の遅延素子（｛Ｄk｝：ｋ＝１、２、……、2K−
１）と、前記Ｋ個の加減算器｛Ａk｝のうち１個
の加減算器A1の出力を入力とし偶数（または奇
数）フレームに対しＮ個のデータの配列変換を行
なう第２の配列変換メモリとから前記ポリフエー
ズ回路を構成し、前記（2K−１）個の遅延素子
｛Ｄk｝の各々の出力を前記Ｋ個の加減算器｛Ａ
k｝および（Ｋ−１）個の加減算器｛Ｂk｝のうち
のＡK、B2、ＡK-1、B3、……、A2、ＢKおよびA1
の入力になるように接続したことを特徴とする単
側帯波周波数分割多重信号変調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2169079A JPS55114050A (en) | 1979-02-26 | 1979-02-26 | Modulator for single-sideband frequency-division multiple signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2169079A JPS55114050A (en) | 1979-02-26 | 1979-02-26 | Modulator for single-sideband frequency-division multiple signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55114050A JPS55114050A (en) | 1980-09-03 |
| JPS6255334B2 true JPS6255334B2 (ja) | 1987-11-19 |
Family
ID=12062053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2169079A Granted JPS55114050A (en) | 1979-02-26 | 1979-02-26 | Modulator for single-sideband frequency-division multiple signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55114050A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1011571A (ja) * | 1996-06-20 | 1998-01-16 | Mitsubishi Electric Corp | ２値画像多値化縮小処理装置 |
-
1979
- 1979-02-26 JP JP2169079A patent/JPS55114050A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55114050A (en) | 1980-09-03 |
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