JPS6255335B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタル信号処理により単側帯波周
波数分割多重（以下SSB−FDMと略称する）信
号をベースバンド信号に復調する単側帯波周波数
分割多重信号復調装置に関する。

近年、デイジタル信号処理によりSSB−FDM
信号の変復調を実現する試みがなされ始めてい
る。デイジタル信号処理によりSSB−FDM信号
の復調を実現する公知の手法として、IEEE
TRANSACTION ON COMMUNICATIONS、
VOL.COM−26、No.5、MAY1978、PP720−725
所載の“An Improved Method for Digital SSB
−FDM Modulation and Demodulation”があ
る。

ここで、上記手法についてその原理を簡単に説
明する。今ベースバンド信号のサンプリング周波
数を_s（単位Hzは以下省略）、SSB−FDM信号
のサンプリング周波数をＮ・_sとする。ただ
し、Ｎは正の整数であ。Ｎ個のベースバンド信号
のサンプル値系列のＺ変換をＸ_k（Ｚ^N）（ただ
し、ｋ＝０、１、……、Ｎ−１）とし、SSB−
FDM信号のサンプル値系列のＺ変換をＹ（Ｚ）
とする。

ここで、サンプリング周波数Ｎ−_sで動作し
中心周波数が（4k＋１）・_s／４で帯域幅_s／
２（この帯域幅の外側では十分な減衰が与えられ
るものとする）であるような複素帯域フイルタ
（CBPF）を仮定しこの伝達関数をＨ_k（Ｚ）と表
わす。

第ｋチヤネルの信号はSSB−FDM信号をフイ
ルタＨ_k（Ｚ）に通すことによりフイルタ出力の
実数部に得られ、次式のように表わされる。

Ｘ_k（Ｚ）＝Ｒ_e〔Ｈ_k（Ｚ）・Ｙ（Ｚ）〕 ……(1) 複素帯域フイルタＨ_k（Ｚ）は_s／４の帯域を
もつ実低域フイルタＧ（Ｚ）に（４_k＋１）・
_s／４の周波数シフトを施して求めることができ
る。すなわち Ｈ_k（Ｚ）＝Ｈ_k｛exp（j2π／Ｎ・_ｓ）｝ ＝Ｇ〔exp｛j2π（−（４ｋ＋１）_ｓ／４／（Ｎ・_s）｝〕 ＝Ｇ｛Ｚ・exp（−j2π４ｋ＋１／４Ｎ）｝ ……(2) ここで式(1)においてＸ_k（Ｚ）は、ベースバン
ド信号のサンプリング周波数_sで動作するＮ個
のフイルタＧ_i（Ｚ^N）によつて構成することがで
きる。Ｇ（Ｚ）とＧ_i（Ｚ^N）の関係は となる。従つて式(3)を式(2)に代入することにより と表わすことができる。さらに式(1)および(4)より
Ｘ（Ｚ）を周波数_sでサンプリングしたときの
サンプル値系列をＸ_k（Ｚ^N）とすれば、 を得ることができる。ただし ここで式(5)におけるＧ_i（−jZ^N）の複素帯域フ
イルタバンクをポリフエーズデイジタルフイルタ
と呼ぶ。

以上簡単に述べたような操作によりSSB−
FDM信号からベースバンド信号を得ることがで
きるが複素帯域フイルタＧ_i（−jZ^N）は、フイル
タ係数が実数または純虚数となつているから２組
の実帯域フイルタと同等の乗算量を必要とする。
ところで、デイジタル信号処理によるSSB−
FDM信号の変復調方式においては単位時間当り
に必要とされる乗算回数によつて装置規模ひいて
は装置価格がほぼ決定されるから単位時間当りの
乗算回数の本質的に少ないハードウエア構成が要
求される。特にポリフエーズデイジタルフイルタ
に要する乗算量はSSB−FDM信号の変復調装置
全体の乗算量に比べて1/2以上を占めておりその
低減が望まれている。

本発明の目的は従来に比べて単位時間当りの乗
算回数が少なく、ハードウエア規模の小さいポリ
フエーズデイジタルフイルタを提供することにあ
る。

まず、式(5)を次のように変形する。

Ｂ_i（Ｚ^N）＝Ｇ_i（−jZ^N）・Ｙ_N-1-i（Ｚ^N） ……(8) ただし、Ｂ_i（Ｚ^N）は、複素信号のサンプル値
系列である。ここでさらに式(7)を変形すると ただし、Ｒ_e〔Ｂ_i（Ｚ^N）およびＩ_n〔Ｂ_i（Ｚ
^N）〕はそれぞれ、Ｂ_i（Ｚ^N）の実数部および虚数
部のサンプル値系列を示す。及式(9)において、 となるから（ただしＩ_n〔Ｂ_N（Ｚ^N）〕＝０式(10)を
(9)に代入すればＸ_k（Ｚ^N）は次のように表わされ
る。

ただし、Ｉ_n〔Ｂ_N（Ｚ^N）＝０とする。

ここで式(8)における複素帯域フイルタＧ_i（−
jZ^N）を２分解すると Ｇ_i（−jZ^N）＝Ｇ_i、₀（−Ｚ^2N）＋jZ^-N・Ｇ_i、₁（−Ｚ^2N） ……(12) となるから、式(12)を式(8)に代入して Ｂ_i（Ｚ^N）＝Ｇ_i、₀（−Ｚ^2N）・Ｙ_N-1-i（Ｚ^N） ＋jG_i、₁（−Ｚ^2N）・Ｙ_N-1-i（Ｚ^N） ……（13） 従つて、式(11)および式（13）よりＸ_k（Ｚ^N）は
次のように表わされる。

ただし Ｃ_i（Ｚ^N） ＝Ｇ_i、₀（−Ｚ^2N）・Ｙ_N-1-i（Ｚ^N）−Ｚ^-N・Ｇ_N-i、₁（−Ｚ^2N）・Ｙ_i-1（Ｚ^N） ……（15） 式（15）において、ｉ＝０のとき右辺第２項は
ゼロとする。

式(12)から明らかなように複素帯域フイルタＧ_i
（−jZ^N）は２個の実帯域フイルタＧ_i、₀（−Ｚ^2
Ｎ）とＧ_i、₁（−Ｚ^2N）とによつて実現すること
が可能となる。

次に実帯域フイルタＧ_i、₀（−Ｚ^2N）およびＧ
_i、₁（−Ｚ^2N）の乗算量低減方法について述べ
る。式(3)で示される実低域フイルタの伝達関数Ｇ
（Ｚ）を次のように表わす。

Ｇ（Ｚ）＝｛a₀Z⁰＋a₁Z^-1＋a₂Z^-2＋……＋ａ_2nN-1Ｚ^-(2mN-1)｝／Ｕ（Ｚ^2N） ……（16） ただしｍは正の整数とする。式（16）において
分子項の係数が下式の条件を満足するフイルタＧ
（Ｚ）を設計するのは可能である。

式（17）よりｉ＝０のとき式（15）の各サブフ
イルタの伝達関数はそれぞれ次式のようになる。

式(12)において、条件式（17）より次の関係が成
立する。

従つて、式（15）において、Ｇ_i、₀（−Ｚ^2N）
とＧ_N-i、₁（−Ｚ^2N）の分子項の係数は互いに対
称関係にあり、しかも分母の伝達関数は同一であ
る。従つて係数の対称性を利用した乗算量低減が
可能となる。

以上の原理に基づいた本発明について図面を参
照して詳細に説明する。

第１図は本発明の機能を説明するためのブロツ
ク図である。同図において、１００は入力端子、
２００は多重分離回路、３００（０），３００
（１），３００（２），……３００（Ｎ−２）およ
び３００（Ｎ−１）は、多重分離回路２００のＮ
個の出力、４００（０），４００（１），４００
（２），……４００（Ｎ−２）および４００（Ｎ−
１）はＮ個のサブフイルタ、５００はオフセツト
離散フーリエ処理回路、６００はスペクトル反転
回路、７００（０），７００（１），７００（２）
……７００（Ｎ−２）および７００（Ｎ−１）は
出力端子である。

第１図において、SSB−FDM信号Ｙ（Ｚ）は
入力端子１００から入力され多重分離回路２００
に入る。多重分離回路２００では、式(6)に従いＮ
個のＹ_i（Ｚ^N）（ｉ＝０、１、２……、Ｎ−２、
Ｎ−１）出力が得られる。ここでY₀（Ｚ^N）、Y₁
（Ｚ^N）、……、Ｙ_N-3（Ｚ^N）、Ｙ_N-2（Ｚ^N）および
Ｙ_N-1（Ｚ^N）は、それぞれ第１図の３００（Ｎ−
１），３００（Ｎ−２），……３００（２），３０
０（１）および３００（０）に対応している。多
重分離回路２００の出力３００（１）はサブフイ
ルタ４００（１）の第１の入力になると共に、サ
ブフイルタ４００（Ｎ−１）の第２の入力ともな
る。多重分離回路とサブフイルタの接続方法を一
般的に言えば、ｉ＝１、２、３、……Ｎのとき、
多重分離回路２００の出力３００(i)はサブフイル
タ４００(i)の第１の入力になると共にサブフイル
タ４００（Ｎ−ｉ）の第２の入力となつている。
また、ｉ＝０のときは特別であり前述のように多
重分離回路２００の出力３００（０）はサブフイ
ルタ４００（０）の入力となる。従つて、第１図
に示したような接続となる。サブフイルタ４００
(i)は、式（15）で表わされるフイルタ操作が行な
われる。ただしｉ＝０のときは、式（15）の右辺
第２項はゼロであることに注意する。サブフイル
タ４００(i)については、後で詳細に説明する。

Ｎ個のサブフイルタ４００（０），４００
（１），４００（２）……４００（Ｎ−２）および
４００（Ｎ−１）の出力はそれぞれ式（15）の
C₀，C₁，C₂……Ｃ_N-2およびＣ_N-1に対応してお
りすべて式（14）の演算を行なうオフセツト離散
フーリエ処理回路５００に入力される。オフセツ
ト離散フーリエ処理回路のＮ個の出力は、スペク
トル反転回路６００に入力される。スペクトル反
転回路２００では、予め定められたＮ／２個のベ
ースバンド信号に対し（−１）ⁿ（ただしｎは時間
インデツクス）の乗算操作を行ない信号のスペク
トルを反転させる。従つて、Ｎ個の出力端子７０
０（０），７００（１），７００（２），……７０
０（Ｎ−２）および７００（Ｎ−１）にはそれぞ
れベースバンド信号X₀，X₁，X₂，……，Ｘ_N-1が
得られる。

次に第１図のサブフイルタ４００（０），４０
０（１），４００（２），………，４００（Ｎ−
２）および４００（Ｎ−１）について詳細に説明
する。Ｎ個の各サブフイルタの演算式は式（15）
で表わされる。

Ｃ_i（Ｚ^N）＝Ｇ_i、₀（−Ｚ^2N）・Ｙ_N-1-i（Ｚ^N） −Ｚ^-N・Ｇ_N-i、₁（−Ｚ^2N）・Ｙ_i-1（Ｚ^N） …（15） （ｉ＝０、１、２、……Ｎ−２、Ｎ−１） ただし、式（15）において、ｉ＝０のとき右辺
第２項はゼロとする。サブフイルタ４００(i)の演
算は式（15）のｉに対応している。ここで式
（18）および式（19）から明らかなように、２個
の実帯域フイルタＧ_i、₀（−Ｚ^2N）とＧ_N-i、₁
（−Ｚ^2N）の分母項の伝達関数は同一であり、分
子項の伝達関数の係数は対称性をもつているか
ら、対称性を利用した乗算量低減が可能となるよ
うなフイルタ構成を考えることができる。

第２図は１個のサブフイルタのブロツク図を示
したものであり、ａは、ｉ＝１、２……Ｎ−２、
Ｎ−１のときに用いるサブフイルタのブロツク図
を示し、ｂは、ｉ＝０のときに用いるサブフイル
タのブロツク図を示す。ただし、ｉは式（15）の
ｉに対応すると同時に第１図のサブフイルタ400
(i)にも対応している。

第２図ａにおいて、１０および２０は共に入力
端子、３０はＺ^-Nの遅延素子、４０，４１……４
９および５０は加減算器、５１，５２……５５お
よび５６はＺ^-2Nの遅延素子、６０，６１，６２
……６８および６９は乗算器、７０は出力端子で
ある。

入力端子１０および２０にはそれぞれ第１図の
多重分離回路２００の出力である３００(i)および
３００（Ｎ−ｉ）が入力される。ここで３００(i)
および３００（Ｎ−ｉ）はそれぞれ式（15）のＹ
_N-1-i（Ｚ^N）およびＹ_i-1（Ｚ^N）に対応してい
る。ただし、ｉ≠０とする。入力端子１０から入
力された信号Ｙ_N-1-iは加算器４０の一方の入力
となる。加算器４０、Ｚ^-2Nの遅延素子５１，５
２および５３は、この順に入出力が接続されてい
る。Ｚ^-2Nの遅延素子５１，５２および５３の出
力はそれぞれ乗算器６０，６１および６２の入力
となり、実帯域フイルタＧ_i、₀（−Ｚ^2N）の分母
の伝達関数の係数が乗ぜられる。乗算器６１の出
力および６２の出力は加減算器４２に入力され
る。加減算器４２の出力および乗算器６０の出力
は加減算器４１の入力となる。また加減算器４１
の出力は加減算器４０の他方の入力となつてい
る。一方加減算器４０の出力Ｚ^-2Nの遅延素子５
１，５２および５３の各出力はそれぞれ加減算器
４６，４５，４４および４３の入力となる。さら
に、加減算器４３，４４，４５および４６の出力
はそれぞれ乗算器６６，６７，６８および６９に
入力されて、分子の伝達関数の係数が乗ぜられ
る。乗算器６６，６７，６８および６９の出力は
すべて加減算器５０に入力され、加減算器５０の
出力は端子７０に得られる。従つて入力端子１０
から出力端子７０までの伝達関数はＧ_i、₀（−Ｚ^2
Ｎ）となることがわかる。

一方入力端子２０には、信号Ｙ_i-1が入力され
Ｚ^-Nの遅延素子３０により遅延を受ける。加減算
器４７、Ｚ^-2Nの遅延素子５４，５５および５６
はこの順序に入出力が接続されている。遅延素子
５４，５５および５６の出力はそれぞれ乗算器６
３，６４および６５に入力され分母の伝達関数の
係数が乗ぜられれる。乗算器６４および６５の出
力は加減算器４９に入力され、また乗算器６３の
出力および加減算器４９の出力は加減算器４７に
入力されてフイードバツクループを形成する。一
方、加減算器４７の出力、Ｚ^-2Nの遅延素子５
４，５５および５６の出力は、それぞれ加減算器
４３，４４，４５および４６に入力される。従つ
て入力端子２０から出力端子７０までの伝達関数
はＺ^-N・Ｇ_N-i、₁（−Ｚ^2N）となることがわか
る。それ故に、出力端子７０には、式（15）のＣ
_i（Ｚ^N）を得ることができる。

次に第２図ｂについて説明する。第２図ｂは式
（15）においてｉ＝０に対するサブフイルタのブ
ロツク図を示したものである。ｉ＝０のとき式
（15）は次式のようになる。

C₀（Ｚ^N）＝G₀、_０（−Ｚ^2N）・Ｙ_N-1（Ｚ^N）
……（20） 第２図ｂにおいて、１０は入力端子、４０，４
１，４２，４３，４４および４５は加減算器、５
１，５２および５３はＺ^-2Nの遅延素子、６０，
６１，６２，６３，６４，６５および６６は乗算
器、７０は出力端子である。

入力端子１０より式（20）のＹ_N-1（Ｚ^N）が入
力され加減算器４０の入力となる。加減算器４
０、Ｚ^-2Nの遅延素子５１，５２および５３はこ
の順序に入出力が接続されている。Ｚ^-Nの遅延素
子５１，５２および５３の各出力は、それぞれ乗
算器６０，６１および６２に入力されて、伝達関
数G₀、_０（−Ｚ^2N）の分母項の係数が乗ぜられ
る。乗算器６１の出力と乗算器６２の出力は加減
算器４２に入力され、また乗算器６０の出力と加
減算器４２の出力は加減算器４１に入力される。
さらに加減算器４１の出力は加減算器４０に入力
されて、フイードバツクループを形成する。一方
加減算器４０の出力、Ｚ^-2Nの遅延素子５１の出
力、Ｚ^-2Nの遅延素子５２の出力およびＺ^-2Nの遅
延素子５３の出力は、それぞれ乗算器６３，６
４，６５および６６に入力され、伝達関数G₀、
_０（−Ｚ^2N）の分子項の係数が乗ぜられる。乗算
器６３の出力と乗算器６４の出力は加減算器４３
に入力され、また乗算器６５の出力と加減算器４
３の出力は加減算器４４に入力され、さらに乗算
器６６の出力と加減算器４４の出力は加減算器４
５に入力される。加減算器４５の出力は出力端子
７０に現われる。従つて、入力端子１０から出力
端子７０までの伝達関数は、G₀、_０（−Ｚ^2N）と
なることは明らかである。

以上の説明では、サブフイルタとして第２図ａ
およびｂに示したように３次／３次の例を挙げた
が、次数が増加しても同様な構成を考えることは
容易である。

第１図に示した本発明の機能を説明するための
ブロツク図ではポリフエーズ回路は第２図ａおよ
びｂの構成になる。第２図ａにおいて、分子項の
伝達関数の係数を乗ずるための乗算器の個数をｍ
とすると、分母項の伝達関数の係数を乗ずるため
の乗算器の個数は（2m−１）個になり、このま
まの構成では、乗算器の個数がまだ多い。しかも
Ｚ^-2Nの遅延素子の個数は2m個も必要となる。そ
こで第１図に示したブロツク図の時分割多重構成
を考える。

第３図は本発明の一実施例のブロツク図で、１
は入力端子、２はポリフエーズ回路、３はオフセ
ツト離散フーリエ処理回路、４はスペクトル反転
回路、５は出力端子である。第３図は、第１図の
回路を時分割多重に処理したときのブロツク図を
示したものである。

入力端子１には、SSB−FDM信号Ｙ（Ｚ）が
入力され、ポリフエーズ回路２の入力となる。ポ
リフエーズ回路の動作については、後で詳細に説
明する。ポリフエーズ回路２の出力は、１フレー
ム（１／_s秒）がＮワードの多重化が行なわれ
ているものとする。すなわち１フレームは式
（15）のＮ個のＣ_i（Ｚ^N）（ｉ＝０、１、２……、
Ｎ−１）が、ｉの小さい順に多重化されているも
のとする。ポリフエーズ回路２の出力は、オフセ
ツト離散フーリエ処理回路３に入力される。オフ
セツト離散フーリエ処理回路３では式（14）の演
算が行なわれ、Ｎ個のベースバンド信号Ｘ_k（Ｚ
^N）（ｋ＝０、１、２、……Ｎ−１）が得られる。
オフセツト離散フーリエ処理回路３の出力は、ス
ペクトル反転回路４に入力される。スペクトル反
転回路では、予め定められたＮ／２個の信号に対
し（−１）ⁿ（ただしｎは時間インデツクス）の乗
算操作を行ない信号のスペクトルを反転させて出
力する。従つて出力端子５には、Ｎ個のチヤネル
のベースバンド信号が時分割多重されて出力され
る。

次に第３図のポリフエーズ回路２について詳細
に説明する。第４図は第３図のポリフエーズ回路
２のブロツク図を示したものであり、第５図は第
４図のタイミングチヤートである。第４図におい
て、１は入力端子、６は配列変換メモリ、７，
８，９，１１，１２，１３，１４，１５，１６，
１７は加減算器、１８，１９，２１，２２，２
３，２４，２５は乗算器、２６，２７，２８，２
９，３１，３２，３３はＺ^-Nの遅延素子、３４，
３５，３６，３７はスイツチ３８は配列変換メモ
リ、３９は出力端子である。入力端子１には、
SSB−FDM信号Ｙ（Ｚ）が入力される。式(6)に
従いＹ（Ｚ）をＮ個のＹ_o（Ｚ^N）（ｎ＝０、１、
……Ｎ−１）で区別すると、Ｙ（Ｚ）のタイミン
グチヤートは第５図Ａのようになる。このとき数
字はＹ_o（Ｚ^N）のｎに対応している。入力端子１
より入力されたSSB−FDM信号Ｙ（Ｚ）は配列
変換メモリ６に入る。配列変換メモリ６では、１
フームのＮ個のデータについて、偶数フレーム
（または奇数フレーム）に対しては、その配列を
全く逆順にし、奇数フレーム（または偶数フレー
ム）に対しては１ワードずつシフトして回転させ
た配列とする。従つて配列変換メモリ６の出力の
タイミングチヤートは、第５図Ｂに示したように
なる。このとき数字はＹ_o（Ｚ^N）のｎに対応して
いる。配列変換メモリ６の出力は加減算器７に入
力される。加減算器７，８および９はこの順序に
入出力が接続されている。さらに、加減算器９の
出力は、Ｚ^-Nの遅延素子３３および加減算器１１
の入力となつている。Ｚ^-Nの遅延素子３３，３
２，３１，２９，２８，２７および２６はこの順
序に入出力が接続されている。Ｚ^-Nの遅延素子３
２，２９および２７の各出力はそれぞれ乗算器２
１，１９および１８に入力され、式（15）の伝達
関数Ｇ_i、₀（−Ｚ^2N）およびＧ_N-i、₁（−Ｚ^2N）の
分母項の係数の乗算が行なわれる。式（15）にお
いてＧ_i、₀（−Ｚ^2N）およびＧ_N-i、₁（−Ｚ^2N）の
分母の伝達関数は、同一であり、しかもｉに依存
しないから、多重処理回路中の乗算器１８，１９
および２１の係数は一定である。乗算器１８，１
９および２１の各出力はそれぞれ加減算器７，８
および９に入力されて、フイードバツクループが
形成される。

一方、式（15）において、伝達関数Ｇ_i、₀（−
Ｚ^2N）の分子係数とＧ_N-i、₁（−Ｚ^2N）の分子係
数は対称性をもつているから、乗算回数を半分に
することができる。第４図において、Ｚ^-Nの遅延
素子３３，３１，２８および２６の各出力はそれ
ぞれスイツチ３７，３６，３５および３４に入力
される。加減算器９の出力とスイツチ３４の出力
は加減算器１１に入力される。スイツチ３７の出
力とＺ^-Nの遅延素子２７の出力は加減算器１２に
入力される。Ｚ^-Nの遅延素子３２の出力とスイツ
チ３５の出力は加減算器１３に入力される。スイ
ツチ３６の出力とＺ^-Nの遅延素子２９の出力は加
減算器１４に入力される。さらに、加減算器１
１，１２，１３および１４の各出力は、それぞれ
乗算器２２，２３，２４および２５に入力され
て、伝達関数Ｇ_i、₀（−Ｚ^2N）およびＧ_N-i、₁
（−Ｚ^2N）の分子係数の乗算が行なわれる。すな
わち、Ｇ_i、₀（−Ｚ^2N）とＧ_N-i、₁（−Ｚ^2N）の分
子係数は、互いに対称性を持つているから、同一
の乗算器２２，２３，２４および２５を用いて処
理することができる。ここで、Ｇ_i、₀（−Ｚ^2N）
とＧ_N-i、₁（−Ｚ^2N）の分子係数は、ｉによつて
異なるから乗算器２２，２３，２４および２５の
係数は１フレーム内にＮ回変化させる必要があ
る。乗算器２５および２４の各出力は加減算器１
７に入力される。加減算器１７の出力と乗算器２
３の出力は加減算器１６に入力される。加減算器
１６の出力と乗算器２２の出力は加減算器１５に
入力される。

式（15）の伝達関数Ｇ_i、₀（−Ｚ^2N）の分子項
の演算は次のように行なわれる。加減算器９の出
力とＺ^-Nの遅延素子３２，２９および２７の各出
力は、それぞれ加減算器１１，１３，１４および
１２を通して、乗算器２２，２４，２５および２
３に入力された後加減算器１５に出力される。第
５図Ｃはときの加減算器１５の出力のタイミング
チヤートを示したものであり、数字は、式（15）
の右辺第１項のｉに対応している。

一方、式（15）の伝達関数Ｇ_N-i、₁（−Ｚ^2N）
の分子項の演算は次のように行なわれる。スイツ
チ３７，３６，３５および３４の各出力は、それ
ぞれ加減算器１２，１４，１３および１１を通し
て乗算器２３，２５，２４および２２に入力され
た後、加減算器１５に出力される。ここで、式
（15）においてｉ＝０のとき右辺第２項はゼロと
しなければならないので、スイツチ３７，３６，
３５および３４は、ｉ＝０のとき開き、ｉ＝１、
２、……Ｎ−１のときは閉じるように動作する。
第５図Ｄはこのときの加減算器１５の出力のタイ
ミングチヤートを示したものであり、数字は式
（15）の右辺第２項のｉに対応している。

従つて、第４図における加減算器１１，１２，
１３および１５により第５図のタイミングチヤー
トＣおよびＤは式（15）の右辺の第１項と第２項
の減算が行なわれる。それ故に加減算器１５の出
力には、式（15）のＣ_i（Ｚ^N）が得られる。第５
図Ｅは、加減算器１５の出力のタイミングチヤー
トを示したものであり、数字はＣ_i（Ｚ^N）のｉに
対応している。

加減算器１５の出貨は配列変換メモリ３８に入
力される。配列変換メモリでは、奇数（または偶
数）フレームに対し、（Ｎ−１）個のデータの配
列を行なう。第５図Ｆは配列変換メモリ３８の出
力のタイミングチヤートを示したものであり、数
字は式（15）のＣ_i（Ｚ^N）のｉに対応している。
従つて出力端子３９には、式（15）のＮ個のＣ_i
（Ｚ^N）がｉの小さい順に配列されたフレーム構成
で出力される。なお第４図ではＧ_i、₀（−Ｚ^2N）
およびＧ_N-i、₁（−Ｚ^2N）として、３次の例を示
したが次数が増加した場合にも同様の構成を容易
に考えることができる。

以上述べたように、本発明を用いれば、ポリフ
エーズデイジタルフイルタに要する乗算量を従来
の1/2とすることが可能となり、従つてハードウ
エア規模の小さい単側帯波周波数分割多重信号復
調装置を提供することができる。

【図面の簡単な説明】

第１図は、本発明の機能を説明するためのブロ
ツク図を示したもので、１００は入力端子、２０
０は多重分離回路、３００（０），３００（１），
３００（２）……３００（Ｎ−２）および３００
（Ｎ−１）は多重分離回路２００のＮ個の出力、
４００（０），４００（１），４００（２）……４
００（Ｎ−２）および４００（Ｎ−１）はＮ個の
サブフイルタ、５００はオフセツト離散フーリエ
処理回路６００はスペクトル反転回路、７００
（０），７００（１），７００（２）……７００
（Ｎ−２）および７００（Ｎ−１）は出力端子で
ある。 第２図は１個のサブフイルタのブロツク図を示
したもので、ａはｉ＝１、２……Ｎ−２、Ｎ−１
のときに用いるサブフイルタのブロツク図、ｂは
ｉ＝０のときに用いるサブフイルタのブロツク図
であり、１０および２０は共に入力端子、３０は
Ｚ^-Nの遅延素子、４０，４１……４９および５０
は加減算器、５１，５２……，５５および５６は
Ｚ^-2Nの遅延素子、６０，６１，６２，……６８
および６９は乗算器、７０は出力端子である。 第３図は、本発明の一実施例のブロツク図を示
したもので、１は入力端子、２はポリフエーズ回
路、３はオフセツト離散フーリエ処理回路、４は
スペクトル反転回路、５は出力端子である。 第４図は、第３図のポリフエーズ回路２のブロ
ツク図を示したもので、１は入力端子、６は配列
変換メモリ、７，８，９および１１，１２……１
７は加減算器、１８，１９，２１，２２……２５
は乗算器、２６……２９および３１……３３はＺ
^-Nの遅延素子、３４，３５，３６および３７はス
イツチ、３８は配列変換メモリ、３９は出力端子
である。 第５図は第４図の回路のタイミングチヤートを
示したものである。

Claims (1)

【特許請求の範囲】
1. １ 複数個のデイジタルフイルタからなるポリフ
   エーズ回路と、オフセツト離散フーリエ処理回路
   とスペクトル反転回路とを用いて、デイジタル信
   号処理によりＮチヤネル単側帯波周波数分割多重
   信号からＮチヤネルベースバンド信号を得るさい
   に、前記Ｎチヤネル単側帯波周波数分割多重信号
   のサンプル値系列をＮサンプル毎にブロツク分け
   して１フレームとしたとき、前記Ｎチヤネル単側
   帯波周波数分割多重信号のサンプル値系列を入力
   とし各フレーム内のＮ個のデータの配列変換を行
   なう第１の配列変換メモリと、前記第１の配列変
   換メモリの出力を１つの入力とする第１の加減算
   器と、前記第１の加減算器の出力を入力とし各々
   が１フレームの遅延を与える直列に接続された
   （2K−１）個の遅延素子（｛Ｄ_k｝：ｋ＝１、２、
   ……、2k−１）と、前記（2k−１）個の遅延素
   子｛Ｄ_k｝のうちの（Ｋ−１）個の遅延素子（｛Ｄ
   _2k｝：ｋ＝１、２、……、Ｋ−１）の出力を各々
   の入力とし、各々の出力が前記第１の加減算器に
   入力されるようにし、各々一定の係数を乗ずるた
   めの（Ｋ−１）個の乗算器（｛Ｍ_k｝：ｋ＝１、
   ２、……、Ｋ−１）と、前記（2K−１）個の遅
   延素子｛Ｄ_k｝のうちのＫ個の遅延素子（｛Ｄ_{2k-
   １}｝：ｋ＝１、２、……、Ｋ）の出力を各々の入
   力とし、予め定められたタイムスロツトのみ開く
   Ｋ個（｛Ｓ_k｝：ｋ＝１、２、……、Ｋ）のスイツ
   チと、前記第１の加算器の出力、前記（2K−
   １）個の遅延素子のうちの（Ｋ−１）個の遅延素
   子（｛Ｄ_2k｝：ｋ＝１、２、……、Ｋ−１）の出
   力および前記Ｋ個のスイツチ｛Ｓ_k｝の出力の中
   から、予め定められれたＫ組の対をそれぞれ入力
   とするＫ個の加減算器（｛Ｂ_k｝：ｋ＝１、２、…
   …、Ｋ）と、前記Ｋ個の加減算器の出力を各々入
   力とし、各々時分割に変化するＮ種類の係数を乗
   ずるためのＫ個の乗算器（｛Ｆ_k｝：ｋ＝１、２、
   ……、Ｋ）と、前記Ｋ個の乗算器｛Ｆ_k｝の各出
   力を入力とする第２の加算器と、前記第２の加算
   器を入力とし、各フレームに対しＮ個のデータの
   配列変換を行なう第２の配列変換メモリとから、
   前記ポリフエーズ回路を構成し、前記第２の配列
   変換メモリの出力を前記オフセツト離散フーリエ
   処理回路に入力するようにしたことを特徴とする
   単側帯波周波数分割多重信号復調装置。