JPS6255941A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6255941A JPS6255941A JP60196324A JP19632485A JPS6255941A JP S6255941 A JPS6255941 A JP S6255941A JP 60196324 A JP60196324 A JP 60196324A JP 19632485 A JP19632485 A JP 19632485A JP S6255941 A JPS6255941 A JP S6255941A
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の￥Ｊ造六方法関するものである。
従来の技術
半導体ウェハを各チップにｗ断するために必要なスクラ
イブ領域は、スクライブ時の切断用ブレードの摩耗を防
止するために半導体基板が露出されている必要がある。
イブ領域は、スクライブ時の切断用ブレードの摩耗を防
止するために半導体基板が露出されている必要がある。
この目的を達成づるために、第３図に示すような半導体
装置の製造方法が採用されている。即ち、第３図（ａ）
に示すように、Ｐ型シリコン基板１の表面に５ｉ０２７
ｆ）２を付着し、次に公知のブレナー技術に基づいてＰ
Ｎ接合ダイオード３を形成し、このダイオード３上の５
１０２模２を開孔し、この間孔部の下のＰＭ接合ダイオ
ード３のＮ型拡散領域４内にＮ＋型領領域５拡散してコ
ンタクト層を形成し、前記間孔部を含む５ｉｂ フォトリゾグラフィ法等により配線用金属膜を選択的に
エツチングして、前記ＰＮ接合ダイオード３の金属配線
層６を形成する。次に第３図（ｂ）に示すように、保護
膜７のエツチング時に、マスクとして用いたホトレジス
ト（図示せず）又は保護膜７そのものをマスクとして５
ｉ０２膜２をエツチングし、第３図（Ｃ）に示すように
スクライブ領域８においてＰ型シリコン基板１を露出さ
せる。
装置の製造方法が採用されている。即ち、第３図（ａ）
に示すように、Ｐ型シリコン基板１の表面に５ｉ０２７
ｆ）２を付着し、次に公知のブレナー技術に基づいてＰ
Ｎ接合ダイオード３を形成し、このダイオード３上の５
１０２模２を開孔し、この間孔部の下のＰＭ接合ダイオ
ード３のＮ型拡散領域４内にＮ＋型領領域５拡散してコ
ンタクト層を形成し、前記間孔部を含む５ｉｂ フォトリゾグラフィ法等により配線用金属膜を選択的に
エツチングして、前記ＰＮ接合ダイオード３の金属配線
層６を形成する。次に第３図（ｂ）に示すように、保護
膜７のエツチング時に、マスクとして用いたホトレジス
ト（図示せず）又は保護膜７そのものをマスクとして５
ｉ０２膜２をエツチングし、第３図（Ｃ）に示すように
スクライブ領域８においてＰ型シリコン基板１を露出さ
せる。
発明が解決しようとする問題点
このような方法によりＰ型シリコン基板１のスクライプ
領域８を露出させることはできるが、第３図（Ｃ）に示
すように５ｉ０２１１Ｑ２の端面９が保護膜７に覆われ
ずに露出しているため、汚染浸入経路１０を経て外部か
らの汚染が浸入し、素子の特性を劣化させるという問題
点がある。
領域８を露出させることはできるが、第３図（Ｃ）に示
すように５ｉ０２１１Ｑ２の端面９が保護膜７に覆われ
ずに露出しているため、汚染浸入経路１０を経て外部か
らの汚染が浸入し、素子の特性を劣化させるという問題
点がある。
本発明はこのような問題点を解決覆るもので、外部から
の汚染の浸入を防止でさる半導体装置を製造することを
目的とするものである。
の汚染の浸入を防止でさる半導体装置を製造することを
目的とするものである。
間￥Ａ員を解決覆るための手段
この問題点を解決覆るために本発明は、表面に第１の絶
縁膜を有する半導体基板上に半導体素子を形成し、この
半導体素子を囲み且つｌ１ｆＪ記半導体４を板に達する
潜を形成するように前記第１の絶縁膜をエツチングする
工程と、前記溝を金属層で被覆する工程と、前記金属層
と前記第１の絶縁膜上に第２の絶縁膜を形成する工程と
、前記半導体基板を露出したスクライプ領域が前記半導
体素子と前記溝とを囲むように前記第１と第２の絶縁膜
をエツチングする工程とを備えたものである。
縁膜を有する半導体基板上に半導体素子を形成し、この
半導体素子を囲み且つｌ１ｆＪ記半導体４を板に達する
潜を形成するように前記第１の絶縁膜をエツチングする
工程と、前記溝を金属層で被覆する工程と、前記金属層
と前記第１の絶縁膜上に第２の絶縁膜を形成する工程と
、前記半導体基板を露出したスクライプ領域が前記半導
体素子と前記溝とを囲むように前記第１と第２の絶縁膜
をエツチングする工程とを備えたものである。
作用
この構成により、ホトマスク工程を追加することなく、
外部からの汚染の浸入が金属層によって防止され、且つ
スクライプ領域のシリコン基板が露出するためスクライ
プが容易に行なえる。
外部からの汚染の浸入が金属層によって防止され、且つ
スクライプ領域のシリコン基板が露出するためスクライ
プが容易に行なえる。
実施例
以下、本発明の一実施例について、図面（第１図、第２
図）に基づいて説明する。
図）に基づいて説明する。
先ず、第１図（ａ）に示すように、Ｐ型シリコン基板１
１上に５ｉ０２膜１２を付着し、次に公知のブレナー技
術に従ってＰ型シリコン基板１１内にＮ型拡散領域１３
とＰ型シリコン基板１１とよりなるＰＮ接合ダイオード
１４を形成し、前記Ｎ型拡散領域１３上の５ｉ０２膜１
２に公知のホトリゾグラフィ法により拡散窓を開孔し、
前記Ｎ型拡散領域１３内にＮ＋型領領域１５拡散してコ
ンタクト層を形成する。次に前記５ｉ（１２膜１２に公
知のホトリゾグラフィ法により前記コンタクト層上にコ
ンタクト窓１６を開孔すると同時に、シリコン基板月に
達する溝１７を形成する。この満１７の形は例えば第２
図に示すように、シリコン基板１１上の前記ダイオード
１４の形成領域１８を取り囲むように形成される。第１
図は第２図のＡ−Ａラインに沿った断面図である。第２
図では満１７は一定幅であり、且つ直線によって構成さ
れているが、幅は一定である必要はなく、又曲線部分を
含んでいても良い。
１上に５ｉ０２膜１２を付着し、次に公知のブレナー技
術に従ってＰ型シリコン基板１１内にＮ型拡散領域１３
とＰ型シリコン基板１１とよりなるＰＮ接合ダイオード
１４を形成し、前記Ｎ型拡散領域１３上の５ｉ０２膜１
２に公知のホトリゾグラフィ法により拡散窓を開孔し、
前記Ｎ型拡散領域１３内にＮ＋型領領域１５拡散してコ
ンタクト層を形成する。次に前記５ｉ（１２膜１２に公
知のホトリゾグラフィ法により前記コンタクト層上にコ
ンタクト窓１６を開孔すると同時に、シリコン基板月に
達する溝１７を形成する。この満１７の形は例えば第２
図に示すように、シリコン基板１１上の前記ダイオード
１４の形成領域１８を取り囲むように形成される。第１
図は第２図のＡ−Ａラインに沿った断面図である。第２
図では満１７は一定幅であり、且つ直線によって構成さ
れているが、幅は一定である必要はなく、又曲線部分を
含んでいても良い。
次にｖＢ１図（ｂ）に示すように、アルミニ「クム等の
金属膜を全面に被着した後、公知のホトリゾグラフィ法
等により不要部分の金属膜をエツチングして除き、コン
タクト窓１６部に配線金属層１９を形成覆ると同時に、
満１７部に汚染抑止金属層２０を形成覆る。このとぎ、
配線金属層１９がコンタクト窓１６を完全に覆うように
すると共に汚染抑止金ｈＫｅ２０が前記溝１７を完全に
覆うようにする。これら金属層１９．２０の被着及びエ
ツチングに際して、スクライプ領域２１は５ｉ０２膜１
２で覆われているので、合金層や１１傷層は生じない。
金属膜を全面に被着した後、公知のホトリゾグラフィ法
等により不要部分の金属膜をエツチングして除き、コン
タクト窓１６部に配線金属層１９を形成覆ると同時に、
満１７部に汚染抑止金属層２０を形成覆る。このとぎ、
配線金属層１９がコンタクト窓１６を完全に覆うように
すると共に汚染抑止金ｈＫｅ２０が前記溝１７を完全に
覆うようにする。これら金属層１９．２０の被着及びエ
ツチングに際して、スクライプ領域２１は５ｉ０２膜１
２で覆われているので、合金層や１１傷層は生じない。
次に第１図（Ｃ）に示すように、ＰＳＧや窒化シリコン
等の保護膜２２を基板１１上全面に形成した復、少なく
ともスクライプ領域２１上は除去する。このとき保護膜
２２は汚染抑止金属層２０を完全に覆う必要がある。
等の保護膜２２を基板１１上全面に形成した復、少なく
ともスクライプ領域２１上は除去する。このとき保護膜
２２は汚染抑止金属層２０を完全に覆う必要がある。
次に第１図（ｄ）に示すように、保護膜２２又は保護膜
２２のエツチング時に用いたマスク材（図示せず）をマ
スクとして、５ｉ０２ＷＡ１２をエツチングし、スクラ
イプ領域２１を形成する。このとき、５ｉ０２膜１２の
端面２３が露出するが、この端面２３を通る汚染浸入経
路２４に沿って浸入してきた外部からの汚染は、汚染抑
止金属層２０によって抑止され、ダイオード１４のＮ型
拡散領域１３には到達しない。尚、前記スクライプ領域
２１は第２図に示すように前記ＰＮ接合ダイオード１４
と溝１７とを囲むように形成される。
２２のエツチング時に用いたマスク材（図示せず）をマ
スクとして、５ｉ０２ＷＡ１２をエツチングし、スクラ
イプ領域２１を形成する。このとき、５ｉ０２膜１２の
端面２３が露出するが、この端面２３を通る汚染浸入経
路２４に沿って浸入してきた外部からの汚染は、汚染抑
止金属層２０によって抑止され、ダイオード１４のＮ型
拡散領域１３には到達しない。尚、前記スクライプ領域
２１は第２図に示すように前記ＰＮ接合ダイオード１４
と溝１７とを囲むように形成される。
ところで、上記の実施例においてはＰ型シリコン基板１
１を用いたが、この代りにＮ型シリコン基板を用いても
良く、又シリコン以外の半導体基板においても同様の効
果が得られる。
１を用いたが、この代りにＮ型シリコン基板を用いても
良く、又シリコン以外の半導体基板においても同様の効
果が得られる。
発明の効果
以上のように本発明によれば、ホトマスク工程を追加す
ることなく、外部からの汚染に対する耐性が人さく、且
つスクライブ領域に合金層や損傷層が形成されることの
ない半導体装置の製造が可能である。
ることなく、外部からの汚染に対する耐性が人さく、且
つスクライブ領域に合金層や損傷層が形成されることの
ない半導体装置の製造が可能である。
第１図及び第２図は本発明の一実施例を示づｂので、第
１図は工程断面図、第２図は本発明の実施例の半導体装
置が備えられた半導体基板の一部平面図、第３図は従来
例の工程断面図である。 １１・・・Ｐ型シリニ」ン基板、１２・・・５ｉ０２膜
、１３・・・Ｎ型拡￥Ｉ領域、１４・・・ＰＮ接合ダイ
オード、１５・・・Ｎ＋型領領域１６・・・コンタクト
窓、１７・・・溝、１８・・・形成領域、１９・・・配
線金属層、２０・・・汚染抑止金属層、２１・・・スク
ライブ領域、２２・・・保護膜、２３・・・端面、２４
・・・汚染浸入経路 代理人 森 本 義 弘 第２図 ゝ咄
１図は工程断面図、第２図は本発明の実施例の半導体装
置が備えられた半導体基板の一部平面図、第３図は従来
例の工程断面図である。 １１・・・Ｐ型シリニ」ン基板、１２・・・５ｉ０２膜
、１３・・・Ｎ型拡￥Ｉ領域、１４・・・ＰＮ接合ダイ
オード、１５・・・Ｎ＋型領領域１６・・・コンタクト
窓、１７・・・溝、１８・・・形成領域、１９・・・配
線金属層、２０・・・汚染抑止金属層、２１・・・スク
ライブ領域、２２・・・保護膜、２３・・・端面、２４
・・・汚染浸入経路 代理人 森 本 義 弘 第２図 ゝ咄
Claims (1)
- １、表面に第１の絶縁膜を有する半導体基板上に半導体
素子を形成し、この半導体素子を囲み且つ前記半導体基
板に達する溝を形成するように前記第１の絶縁膜をエッ
チングする工程と、前記溝を金属層で被覆する工程と、
前記金属層と前第１の絶縁膜上に第２の絶縁膜を形成す
る前記工程と、前記半導体基板を露出したスクライブ領
域が前記半導体素子と前記溝とを囲むように前記第１と
第２の絶縁膜をエッチングする工程とを備えた半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196324A JPS6255941A (ja) | 1985-09-05 | 1985-09-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196324A JPS6255941A (ja) | 1985-09-05 | 1985-09-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6255941A true JPS6255941A (ja) | 1987-03-11 |
Family
ID=16355923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196324A Pending JPS6255941A (ja) | 1985-09-05 | 1985-09-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6255941A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203215A (ja) * | 2006-01-23 | 2006-08-03 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5121309A (ja) * | 1974-08-13 | 1976-02-20 | Yuasa Battery Co Ltd | Kogansuinandeichihyosono datsusuisokushinkoho |
| JPS57164546A (en) * | 1981-04-03 | 1982-10-09 | Oki Electric Ind Co Ltd | Semiconductor device |
-
1985
- 1985-09-05 JP JP60196324A patent/JPS6255941A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5121309A (ja) * | 1974-08-13 | 1976-02-20 | Yuasa Battery Co Ltd | Kogansuinandeichihyosono datsusuisokushinkoho |
| JPS57164546A (en) * | 1981-04-03 | 1982-10-09 | Oki Electric Ind Co Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203215A (ja) * | 2006-01-23 | 2006-08-03 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
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