JPH0442559A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0442559A JPH0442559A JP15015590A JP15015590A JPH0442559A JP H0442559 A JPH0442559 A JP H0442559A JP 15015590 A JP15015590 A JP 15015590A JP 15015590 A JP15015590 A JP 15015590A JP H0442559 A JPH0442559 A JP H0442559A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特にウェハプロセスで形成され
る集積回路の製造方法に関する。
る集積回路の製造方法に関する。
本発明は、半導体装置の製造方法において、スクライブ
領域に選択的にＡ１配線を形成する事により、スクライ
ブ表面のＡｌエツチング残りを防止し、次工程でのＡ１
の離脱による不良を防止するものである。
領域に選択的にＡ１配線を形成する事により、スクライ
ブ表面のＡｌエツチング残りを防止し、次工程でのＡ１
の離脱による不良を防止するものである。
従来、スクライブ領域を形成する方法として、第２図に
あるように、スクライブ領域にはシリコン基板が露出し
、スクライブ端部となる部分には絶縁膜１０１およびパ
ッシベーション膜１０３で構成されるような工程が用い
られている。
あるように、スクライブ領域にはシリコン基板が露出し
、スクライブ端部となる部分には絶縁膜１０１およびパ
ッシベーション膜１０３で構成されるような工程が用い
られている。
しかし、前述の従来の技術においては、プロセスの各工
程においてシリコン基板が露出するようにエツチング加
工を行なう為、スクライブ領域のシリコン基板が各エツ
チング工程で徐々にエツチングされていく、特に、スク
ライブ端部においては絶縁膜の端部がせっぴ状になるほ
どシリコン基板がエツチングされてしまう、このような
状況の中で、次工程特にＡ１配線形成時におけるレジス
ト露光時において、前述のスクライブ端部に塗布された
レジストは、十分に露光されない事がある。
程においてシリコン基板が露出するようにエツチング加
工を行なう為、スクライブ領域のシリコン基板が各エツ
チング工程で徐々にエツチングされていく、特に、スク
ライブ端部においては絶縁膜の端部がせっぴ状になるほ
どシリコン基板がエツチングされてしまう、このような
状況の中で、次工程特にＡ１配線形成時におけるレジス
ト露光時において、前述のスクライブ端部に塗布された
レジストは、十分に露光されない事がある。
その結果として、次工程のレジスト剥離工程において、
このＡｌが離脱してＩＣチップ表面に付着し、信頼性上
の問題を発生させる事が考えられる。
このＡｌが離脱してＩＣチップ表面に付着し、信頼性上
の問題を発生させる事が考えられる。
本発明は、このような従来の半導体装置の問題点を解決
するもので、その目的とするところは、より安定した信
頼性の高い半導体装置を提供するところにある。
するもので、その目的とするところは、より安定した信
頼性の高い半導体装置を提供するところにある。
本発明の半導体装置の製造方法は、シリコンウェハのス
クライブ領域において、シリコン基板表面に第１の酸化
膜を形成する工程、前記第１の酸化膜のパターンニング
後に第２の金属膜を形成する工程、前記第２の金属膜の
パターンニング後に第３のパッシベーション膜を形成し
、前記第３のパッシベーション膜をパターンニングを行
なう工程から成る事を特徴とする。
クライブ領域において、シリコン基板表面に第１の酸化
膜を形成する工程、前記第１の酸化膜のパターンニング
後に第２の金属膜を形成する工程、前記第２の金属膜の
パターンニング後に第３のパッシベーション膜を形成し
、前記第３のパッシベーション膜をパターンニングを行
なう工程から成る事を特徴とする。
第１図は、本発明の実施例における半導体装置の製造工
程に従う断面図である。
程に従う断面図である。
まず、第１図（ａ）にあるように、比抵抗１０（Ω−ｃ
ｍ）のＮ型シリコン基板１００上に、二酸化珪素からな
る絶縁膜１０１を通常の熱酸化法で形成しパターンニン
グを行なう。
ｍ）のＮ型シリコン基板１００上に、二酸化珪素からな
る絶縁膜１０１を通常の熱酸化法で形成しパターンニン
グを行なう。
次に、第１図（ｂ）にあるように、Ａ１１０２を通常の
蒸着あるいはスパッタリングにより形成させる。
蒸着あるいはスパッタリングにより形成させる。
次に、第１図（ｅ）にあるように、前記のＡ１をパター
ンニングし、Ａｌ配線層を形成させる。
ンニングし、Ａｌ配線層を形成させる。
このＡ１配線はシリコン基板１００に直接接し、ならび
に絶縁膜１０１上にオーバーラツプするようなパターン
で構成されている。
に絶縁膜１０１上にオーバーラツプするようなパターン
で構成されている。
次に、第１図（ｄ）にあるように、前記パターン上にパ
ッシベーション膜１０３を形成しパターンニングを行な
う。
ッシベーション膜１０３を形成しパターンニングを行な
う。
以上の工程を経てスクライブ領域が形成される。
本実施例においては、Ａ１配線層は１層構造の場合を示
したが、２層以上の多層配線の場合にも前述した工程と
同様な工程を追加する事で実現出来る。また、形成する
ＡＩ配線幅は、ダイシング時に影響が出ないような適切
な幅を採用しなければならない。
したが、２層以上の多層配線の場合にも前述した工程と
同様な工程を追加する事で実現出来る。また、形成する
ＡＩ配線幅は、ダイシング時に影響が出ないような適切
な幅を採用しなければならない。
以上述べたように、本発明によれば、スクライブ領域の
Ａｌ残りによる不良を防止する対策として、スクライブ
部のＡ１残りが生じやすい箇所に積極的にＡｌ配線パタ
ーンとして形成させる事により、Ａ１のエツチング残り
を防ぐことができる。
Ａｌ残りによる不良を防止する対策として、スクライブ
部のＡ１残りが生じやすい箇所に積極的にＡｌ配線パタ
ーンとして形成させる事により、Ａ１のエツチング残り
を防ぐことができる。
その結果、次工程でそのＡ１等がＩＣチップ上に付着し
て起こす不良を低減する事ができ、より信頼性の高い半
導体装置を提供する事が出来る。
て起こす不良を低減する事ができ、より信頼性の高い半
導体装置を提供する事が出来る。
１０２・・・Ａｌ配線
１０３・・・パッシベーション膜
以 上
出願人 セイコーエプソン株式会社
代理人 弁理士 鈴木 喜三部 化１名
第１図は、本発明による実施例の半導体装置の断面図で
ある。 第２図は、従来の半導体装置の構造を示す断面図である
。 １００・・・Ｎ型シリコン基板 １０１・・・絶縁膜
ある。 第２図は、従来の半導体装置の構造を示す断面図である
。 １００・・・Ｎ型シリコン基板 １０１・・・絶縁膜
Claims (1)
- シリコンウェハのスクライブ領域において、シリコン
基板表面に第１の酸化膜を形成する工程、前記第１の酸
化膜のパターンニング後に第２の金属膜を形成する工程
、前記第２の金属膜のパターンニング後に第３のパッシ
ベーション膜を形成し、前記第３のパッシベーション膜
をパターンニングを行なう工程から成る事を特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15015590A JPH0442559A (ja) | 1990-06-08 | 1990-06-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15015590A JPH0442559A (ja) | 1990-06-08 | 1990-06-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0442559A true JPH0442559A (ja) | 1992-02-13 |
Family
ID=15490707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15015590A Pending JPH0442559A (ja) | 1990-06-08 | 1990-06-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0442559A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05326697A (ja) * | 1992-05-23 | 1993-12-10 | Sony Corp | 半導体装置の製造方法 |
-
1990
- 1990-06-08 JP JP15015590A patent/JPH0442559A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05326697A (ja) * | 1992-05-23 | 1993-12-10 | Sony Corp | 半導体装置の製造方法 |
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