JPS6256529B2 - - Google Patents
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- JPS6256529B2 JPS6256529B2 JP62014332A JP1433287A JPS6256529B2 JP S6256529 B2 JPS6256529 B2 JP S6256529B2 JP 62014332 A JP62014332 A JP 62014332A JP 1433287 A JP1433287 A JP 1433287A JP S6256529 B2 JPS6256529 B2 JP S6256529B2
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- output
- delay line
- signal
- period
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/64—Generators producing trains of pulses, i.e. finite sequences of pulses
- H03K3/72—Generators producing trains of pulses, i.e. finite sequences of pulses with means for varying repetition rate of trains
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号発生器に関するものであり、さら
に明確にいえば、計算機内の論理演算の時間管理
に用いられるクロツク信号を発生する発生器に関
するものである。
に明確にいえば、計算機内の論理演算の時間管理
に用いられるクロツク信号を発生する発生器に関
するものである。
普通には、この種の発生器は、計数情報によつ
て異る周期のクロツク信号を発生する計数器付水
晶発振器から成つている。
て異る周期のクロツク信号を発生する計数器付水
晶発振器から成つている。
本発明は、行なわれている特定の動作の条件に
従つてサイクルごとのベースで機械的に選択でき
る多数の異るクロツク周波数を有する可変周波数
クロツク信号発生器を遅延線で実現することを目
的としている。
従つてサイクルごとのベースで機械的に選択でき
る多数の異るクロツク周波数を有する可変周波数
クロツク信号発生器を遅延線で実現することを目
的としている。
本発明によれば、一つの入力端子と複数の出力
端子とを有し、入力信号が伝播するにつれて複数
の発生時刻の異なる出力信号を前記複数の出力端
子に発生する遅延線回路と、前記複数の出力端子
の中のどの端子を最終出力端子に選択するかを制
御する信号を記憶し、計算機からの指令信号によ
つて選択された出力信号を出力するレジスタと、
前記遅延線回路各出力と前記レジスタの出力を受
けるように接続された復号器で、前記レジスタの
出力信号によつて選択された端子によつて定まる
周期を有し、固定の第１の時間間隔部分と可変の
第２の時間間隔部分からなる循環出力信号を前記
遅延線回路に帰還接続する第１の論理回路と、前
記循環出力信号に応じて前記循環出力信号の周期
に等しい周期を有し、固定動作時間と可変休止時
間からなるクロツク信号を発生する第２の論理回
路と、計算機からの制御信号を受けてクロツク信
の停止を制御する第３の論理回路との組合せを含
む復号器と、を備えてなる可変周波数クロツク信
号発生器によつて目的を達成することができる。
端子とを有し、入力信号が伝播するにつれて複数
の発生時刻の異なる出力信号を前記複数の出力端
子に発生する遅延線回路と、前記複数の出力端子
の中のどの端子を最終出力端子に選択するかを制
御する信号を記憶し、計算機からの指令信号によ
つて選択された出力信号を出力するレジスタと、
前記遅延線回路各出力と前記レジスタの出力を受
けるように接続された復号器で、前記レジスタの
出力信号によつて選択された端子によつて定まる
周期を有し、固定の第１の時間間隔部分と可変の
第２の時間間隔部分からなる循環出力信号を前記
遅延線回路に帰還接続する第１の論理回路と、前
記循環出力信号に応じて前記循環出力信号の周期
に等しい周期を有し、固定動作時間と可変休止時
間からなるクロツク信号を発生する第２の論理回
路と、計算機からの制御信号を受けてクロツク信
の停止を制御する第３の論理回路との組合せを含
む復号器と、を備えてなる可変周波数クロツク信
号発生器によつて目的を達成することができる。
本発明による可変周波数論理クロツク信号発生
器の遅延線は、１本以上の遅延線が直列に接続さ
れて、時間の異なる信号を取り出せる複数のタツ
プを備えている。それらのタツプは論理復号器を
経て第１の遅延線の入力に選択的に帰還接続さ
れ、循環クロツク信号を発生し、クロツク信号の
周期を同期的に変更できるようにしている。クロ
ツク信号の各サイクルの周期は、動作時間と可変
休止時間とから成り、合計時間はどのタツプが選
択されるかによつて変り、そのタツプの選択はマ
イクロプログラムまたは他の同期制御のもとに生
ずる。従つて、タツプの選択をどうするかによつ
て、クロツク信号の周期は、異なるクロツク周期
を必要とする多数の異なる機械動作に対して選択
的に変更できる。
器の遅延線は、１本以上の遅延線が直列に接続さ
れて、時間の異なる信号を取り出せる複数のタツ
プを備えている。それらのタツプは論理復号器を
経て第１の遅延線の入力に選択的に帰還接続さ
れ、循環クロツク信号を発生し、クロツク信号の
周期を同期的に変更できるようにしている。クロ
ツク信号の各サイクルの周期は、動作時間と可変
休止時間とから成り、合計時間はどのタツプが選
択されるかによつて変り、そのタツプの選択はマ
イクロプログラムまたは他の同期制御のもとに生
ずる。従つて、タツプの選択をどうするかによつ
て、クロツク信号の周期は、異なるクロツク周期
を必要とする多数の異なる機械動作に対して選択
的に変更できる。
次に本発明を第１図を参照して説明するが、本
発明は入力Ｉ１に対して複数の信号発生時刻の異
なるタツプＡ、Ｂ、Ｃ、Ｄ、ＥおよびＦを有する
遅延線２からなる可変周波数クロツク信号発生器
に関するものである。上記の各タツプは、マイク
ロ命令レジスタ４からのマイクロ命令信号Ｍ１お
よびＭ２を復号して、その復号信号に対応して選
択したタツプからの遅延論理信号を入力I1へ帰環
する復号器６に接続されている。特定のマイクロ
命令が何であるかによつて、固定持続時間の動作
時間と可変持続時間の休止時間とから成る選択的
可変周期を有する循環クロツク信号が発生する。
発明は入力Ｉ１に対して複数の信号発生時刻の異
なるタツプＡ、Ｂ、Ｃ、Ｄ、ＥおよびＦを有する
遅延線２からなる可変周波数クロツク信号発生器
に関するものである。上記の各タツプは、マイク
ロ命令レジスタ４からのマイクロ命令信号Ｍ１お
よびＭ２を復号して、その復号信号に対応して選
択したタツプからの遅延論理信号を入力I1へ帰環
する復号器６に接続されている。特定のマイクロ
命令が何であるかによつて、固定持続時間の動作
時間と可変持続時間の休止時間とから成る選択的
可変周期を有する循環クロツク信号が発生する。
第２図を参照すると、遅延線２は直列に接続さ
れた３つの同一の50nsec遅延線から成り、各遅
延線の最後のタツプの出力が次の遅延線の入力に
接続されている。各遅延線は多数のタツプを有
し、各タツプが第１の遅延線の入力端子に対して
特定の遅延を与える。本実施例においては、第１
の遅延線で単一タツプA′が用いられ、第２の遅
延線では２つのタツプB′およびC′、第３の遅延
線では３つのタツプD′、E′およびF′が用いられ
て、各タツプの出力は同一の励振器８を通して緩
衝される。この励振器８はA′、B′、C′、D′、
E′およびF′出力を増幅し、かつタツプ出力信号
に関する負荷インピーダンスを最小にする働きを
する。本遅延線の場合、第表が励振器８の出力
Ａ、Ｂ、Ｃ、Ｄ、ＥおよびＦにおける端子Ｉ１に
対する遅延を示している。しかし緩衝器や論理ゲ
ートなどの他の能動構成要素における遅延がある
ために、タツプによつて選択されるタイミング
は、すべての与えられた設計および遅延の要求事
項を達成するように調節しなければならないこと
があることが分るはずである。
れた３つの同一の50nsec遅延線から成り、各遅
延線の最後のタツプの出力が次の遅延線の入力に
接続されている。各遅延線は多数のタツプを有
し、各タツプが第１の遅延線の入力端子に対して
特定の遅延を与える。本実施例においては、第１
の遅延線で単一タツプA′が用いられ、第２の遅
延線では２つのタツプB′およびC′、第３の遅延
線では３つのタツプD′、E′およびF′が用いられ
て、各タツプの出力は同一の励振器８を通して緩
衝される。この励振器８はA′、B′、C′、D′、
E′およびF′出力を増幅し、かつタツプ出力信号
に関する負荷インピーダンスを最小にする働きを
する。本遅延線の場合、第表が励振器８の出力
Ａ、Ｂ、Ｃ、Ｄ、ＥおよびＦにおける端子Ｉ１に
対する遅延を示している。しかし緩衝器や論理ゲ
ートなどの他の能動構成要素における遅延がある
ために、タツプによつて選択されるタイミング
は、すべての与えられた設計および遅延の要求事
項を達成するように調節しなければならないこと
があることが分るはずである。
第 表
出 力 時 間
Ａ 30n sec
Ｂ 60 〃
Ｃ 90 〃
Ｄ 110 〃
Ｅ 130 〃
Ｆ 150 〃
復号器６は、第３図の詳細な論理回路で構成さ
れ、マイクロ命令レジスタ４からの入力Ｍ１およ
びＭ２に従つて、タツプＣ、Ｄ、ＥまたはＦを選
択するように動作する。本実施例で用いる特定の
選択コードが第表に示されているが、他のコー
ドも必要な時間の粗さ次第で可能であることが分
るはずである。各コードに関連する特定タイミン
グは、さらに行なわれる機械動作によつて異な
り、従つてマイクロ命令レジスタ４の内容は、各
コンピユータの演算に必要な最小タイミングと共
に変ることになる。
れ、マイクロ命令レジスタ４からの入力Ｍ１およ
びＭ２に従つて、タツプＣ、Ｄ、ＥまたはＦを選
択するように動作する。本実施例で用いる特定の
選択コードが第表に示されているが、他のコー
ドも必要な時間の粗さ次第で可能であることが分
るはずである。各コードに関連する特定タイミン
グは、さらに行なわれる機械動作によつて異な
り、従つてマイクロ命令レジスタ４の内容は、各
コンピユータの演算に必要な最小タイミングと共
に変ることになる。
第 表
M1 M2 タツプ
lo lo Ｃ
lo hi Ｄ
hi lo Ｅ
hi hi Ｆ
クロツク信号発生器の本実施例の動作を論ずる
前に、第５図のタイミング線図に注意を向ける必
要もある。第５図には、第３図および第４図に関
連する種々のタイミング特性が示されている。
個々の信号特性は時間に関して示され、実線は
“Ｄ”タツプ選択の場合の信号を示し、点線は他
の可能なタツプ選択を示している。
前に、第５図のタイミング線図に注意を向ける必
要もある。第５図には、第３図および第４図に関
連する種々のタイミング特性が示されている。
個々の信号特性は時間に関して示され、実線は
“Ｄ”タツプ選択の場合の信号を示し、点線は他
の可能なタツプ選択を示している。
次に第３図を参照すると、各クロツク・サイク
ルの間に起る事象の代表的順序をＤタツプの
200n secクロツク周期の選択を参照して説明す
る。クロツクはNANDゲート１１への入力に論理
「lo」が加わつた状態で動作し、M1およびM2が
それぞれ論理「lo」および「hi」にセツトされて
いると仮定すると、M1上の「lo」は、ANDゲー
ト１２および１４に、それらの他の入力に関係な
く、論理「lo」をそれぞれ生ぜしめ、その生じた
論理「lo」がANDゲート１６，１８および２０に
論理「lo」がそれぞれ生じさせる。同時に、M2
の上の「hi」とNANDゲート１１の「hi」出力
（「lo」クロツク停止入力による）とは、ANDゲー
ト２２の出力をＤタツプとANDゲート１３の出
力との論理積にすることができる。しかし、
ANDゲート１３の出力は、NANDゲート１５の
出力がM1上の「lo」によつて論理「hi」にある
ので、NANDゲート３４の出力によつて制御され
る。
ルの間に起る事象の代表的順序をＤタツプの
200n secクロツク周期の選択を参照して説明す
る。クロツクはNANDゲート１１への入力に論理
「lo」が加わつた状態で動作し、M1およびM2が
それぞれ論理「lo」および「hi」にセツトされて
いると仮定すると、M1上の「lo」は、ANDゲー
ト１２および１４に、それらの他の入力に関係な
く、論理「lo」をそれぞれ生ぜしめ、その生じた
論理「lo」がANDゲート１６，１８および２０に
論理「lo」がそれぞれ生じさせる。同時に、M2
の上の「hi」とNANDゲート１１の「hi」出力
（「lo」クロツク停止入力による）とは、ANDゲー
ト２２の出力をＤタツプとANDゲート１３の出
力との論理積にすることができる。しかし、
ANDゲート１３の出力は、NANDゲート１５の
出力がM1上の「lo」によつて論理「hi」にある
ので、NANDゲート３４の出力によつて制御され
る。
I1上の信号が遅延線２を下つて伝播することに
関するクロツク信号発生器の動作の説明を続ける
前に、クロツク信号発生器があらかじめ止つてい
た場合、タツプＡ、Ｂ、Ｃ、Ｄ、ＥおよびＦの
各々は、論理「hi」あるということを理解する必
要がある。クロツク信号発生器が止つていなかつ
た場合は、タツプＡ、ＢおよびＣが論理「hi」に
あり、タツプＤ、ＥおよびＦが前のクロツク・サ
イクルの完了時の論理「lo」にある。どちらの場
合にも、タツプＥおよびＦは、ANDゲート１８
および２０の出力をそれぞれ「lo」に保持する
「lo」がM1にあたるため、クロツクの動作に対す
る影響はない。最初は、タツプＤが「lo」になつ
ても、タツプＡおよびＢからの「hi」によつて
NANDゲート３４の出力が「lo」に保持され、
ANDゲート１３および２２に「lo」を生じさせる
ので、クロツク信号発生器の動作に影響を与えな
い。しかし、タツプＣが「hi」になると、NAND
ゲート１１からの「hi」とともに、ANDゲート
２４に「hi」を生じさせ、ANDゲート１８，２
０および２２の「lo」に関係なく、NORゲート２
６にI1に加わる「lo」を生じさせる。
関するクロツク信号発生器の動作の説明を続ける
前に、クロツク信号発生器があらかじめ止つてい
た場合、タツプＡ、Ｂ、Ｃ、Ｄ、ＥおよびＦの
各々は、論理「hi」あるということを理解する必
要がある。クロツク信号発生器が止つていなかつ
た場合は、タツプＡ、ＢおよびＣが論理「hi」に
あり、タツプＤ、ＥおよびＦが前のクロツク・サ
イクルの完了時の論理「lo」にある。どちらの場
合にも、タツプＥおよびＦは、ANDゲート１８
および２０の出力をそれぞれ「lo」に保持する
「lo」がM1にあたるため、クロツクの動作に対す
る影響はない。最初は、タツプＤが「lo」になつ
ても、タツプＡおよびＢからの「hi」によつて
NANDゲート３４の出力が「lo」に保持され、
ANDゲート１３および２２に「lo」を生じさせる
ので、クロツク信号発生器の動作に影響を与えな
い。しかし、タツプＣが「hi」になると、NAND
ゲート１１からの「hi」とともに、ANDゲート
２４に「hi」を生じさせ、ANDゲート１８，２
０および２２の「lo」に関係なく、NORゲート２
６にI1に加わる「lo」を生じさせる。
次に第５ａ，ｃ，ｄおよびｆ図を参照すると、
Ｄが選択されているクロツクの休止時間中、
「lo」が遅延線２を下に伝播するにつれて、タツ
プＡに達すると、「lo」がNANDゲート３４の入
力に与えられ、その結果ANDゲート２２への入
力に「hi」を生じさせる。しかし、タツプＣ上の
「hi」がなおI1を「lo」にしているので、ANDゲ
ート２２へ「hi」入力が加わつても、I1に影響を
与えない。「lo」がタツプｃに伝わると、ANDゲ
ート２４が「lo」に切替るが、タツプＤ上に
「hi」があるためI1はなお、「lo」のままである。
しかし、「lo」がタツプＤまで伝わると、ANDゲ
ート１８，２０、２２および２４からの「lo」
は、NORゲート２６に「hi」をI1に生じさせる。
従つて、タツプＤはクロツクの休止時間の大部分
の間遅延線の実効長さを制御したことになる。ク
ロツクの休止時間の残りと動作時間すべてとの間
のI1上の「hi」の伝播を次に説明する。
Ｄが選択されているクロツクの休止時間中、
「lo」が遅延線２を下に伝播するにつれて、タツ
プＡに達すると、「lo」がNANDゲート３４の入
力に与えられ、その結果ANDゲート２２への入
力に「hi」を生じさせる。しかし、タツプＣ上の
「hi」がなおI1を「lo」にしているので、ANDゲ
ート２２へ「hi」入力が加わつても、I1に影響を
与えない。「lo」がタツプｃに伝わると、ANDゲ
ート２４が「lo」に切替るが、タツプＤ上に
「hi」があるためI1はなお、「lo」のままである。
しかし、「lo」がタツプＤまで伝わると、ANDゲ
ート１８，２０、２２および２４からの「lo」
は、NORゲート２６に「hi」をI1に生じさせる。
従つて、タツプＤはクロツクの休止時間の大部分
の間遅延線の実効長さを制御したことになる。ク
ロツクの休止時間の残りと動作時間すべてとの間
のI1上の「hi」の伝播を次に説明する。
I1上の「hi」がタツプＡを通つて伝わり、タツ
プＢに達するとき、タツプＡおよびＢからの
「hi」入力は、NANDゲート３４を「lo」に切替
える。そのときその「lo」は、ANDゲート２２に
その出力に、それの他の入力に関係なく、「lo」
を生じさせるが、I1は、NOR２６へのすべての
入力が「lo」のままであるから、「hi」に留ま
る。「hi」が一旦タツプＣに達すると、ANDゲー
ト２４は「hi」を生じて、NORゲート２６を
「lo」に切替えさせ、そのときその「lo」が前述
のようにして遅延線２を伝わつて下る。従つてI1
上の「hi」の伝搬のための持続時間は、M1およ
びM2またはタツプＤに関係なくタツプＣによつ
て決められ、I1に対する全サイクル時間が200n
sec（「lo」に対する時間が110n secで、「hi」に
対する時間が90n sec）であり、このサイクル時
間は、Ｄが選択されたままである限り続く。同様
にして、第表に従つて入力M1およびM2を変え
ることによつてタツプＣ、ＥまたはＦをもまた選
択でき、それによつて入力I1が選択するタツプに
よつて固定される全時間（すなわち、180、220ま
たは240n sec）で循環する。
プＢに達するとき、タツプＡおよびＢからの
「hi」入力は、NANDゲート３４を「lo」に切替
える。そのときその「lo」は、ANDゲート２２に
その出力に、それの他の入力に関係なく、「lo」
を生じさせるが、I1は、NOR２６へのすべての
入力が「lo」のままであるから、「hi」に留ま
る。「hi」が一旦タツプＣに達すると、ANDゲー
ト２４は「hi」を生じて、NORゲート２６を
「lo」に切替えさせ、そのときその「lo」が前述
のようにして遅延線２を伝わつて下る。従つてI1
上の「hi」の伝搬のための持続時間は、M1およ
びM2またはタツプＤに関係なくタツプＣによつ
て決められ、I1に対する全サイクル時間が200n
sec（「lo」に対する時間が110n secで、「hi」に
対する時間が90n sec）であり、このサイクル時
間は、Ｄが選択されたままである限り続く。同様
にして、第表に従つて入力M1およびM2を変え
ることによつてタツプＣ、ＥまたはＦをもまた選
択でき、それによつて入力I1が選択するタツプに
よつて固定される全時間（すなわち、180、220ま
たは240n sec）で循環する。
遅延線２が200n secの周期で循環している
間、ANDゲート２８の出力上のクロツク信号
は、ANDゲート３０および否定回路３２へのＡ
タツプ入力およびＣタツプ入力で決まる動作時間
と休止時間で同様に循環する。第５ａ，ｂおよび
ｃを参照すると、タツプＡ、Ｂ、Ｃ、Ｄ、Ｅおよ
びＦの各々が前のI1サイクルから「lo」にあり、
クロツク出力が「hi」にある状態で、I1上の
「hi」が遅延線２を伝播して下つている間に、タ
ツプＡが30n sec後に「hi」に切替わるので、
ANDゲート３０が「hi」を生じ、否定回路３２
がタツプＣからの「lo」を反転して「hi」を作
り、その「hi」入力によつてNANDゲート２８が
クロツク出力に「lo」を作り、休止時間を終りに
する。「lo」クロツクは遅延線２を伝わつている
「hi」がタツプＣに達して、ANDゲート２８を
「hi」に切替えるまでの次の60n secの間の動作時
間中続く。タツプＣが「hi」になると、I1もまた
前述の方法で「lo」に切替り、NANDゲート２８
の出力は、タツプＣが「lo」でありながらタツプ
Ａが「hi」に切替る次の動作周期まで影響され
ず、その状態は、タツプＤが次のサイクルの間選
択されたままでいると仮定すると、200n sec後
に生ずる。従つて、クロツクサイクルの休止時間
は、M1、M2タツプの選択によつて左右され、タ
ツプＣ、Ｄ、Ｅ、またはＦが選択されるかどうか
によつて、120、140、160または180n secのいず
れかである。
間、ANDゲート２８の出力上のクロツク信号
は、ANDゲート３０および否定回路３２へのＡ
タツプ入力およびＣタツプ入力で決まる動作時間
と休止時間で同様に循環する。第５ａ，ｂおよび
ｃを参照すると、タツプＡ、Ｂ、Ｃ、Ｄ、Ｅおよ
びＦの各々が前のI1サイクルから「lo」にあり、
クロツク出力が「hi」にある状態で、I1上の
「hi」が遅延線２を伝播して下つている間に、タ
ツプＡが30n sec後に「hi」に切替わるので、
ANDゲート３０が「hi」を生じ、否定回路３２
がタツプＣからの「lo」を反転して「hi」を作
り、その「hi」入力によつてNANDゲート２８が
クロツク出力に「lo」を作り、休止時間を終りに
する。「lo」クロツクは遅延線２を伝わつている
「hi」がタツプＣに達して、ANDゲート２８を
「hi」に切替えるまでの次の60n secの間の動作時
間中続く。タツプＣが「hi」になると、I1もまた
前述の方法で「lo」に切替り、NANDゲート２８
の出力は、タツプＣが「lo」でありながらタツプ
Ａが「hi」に切替る次の動作周期まで影響され
ず、その状態は、タツプＤが次のサイクルの間選
択されたままでいると仮定すると、200n sec後
に生ずる。従つて、クロツクサイクルの休止時間
は、M1、M2タツプの選択によつて左右され、タ
ツプＣ、Ｄ、Ｅ、またはＦが選択されるかどうか
によつて、120、140、160または180n secのいず
れかである。
本設計の場合、60n secの動作時間の終りにお
ける「lo」から「hi」へのクロツク遷移が、計算
機内の論理演算（すなわち、加算、減算、論理
積、論理和、排他的論理和など）を開始させ、そ
の演算は次のクロツク周期を開始する「lo」から
「hi」への遷移まで続く。そのような演算は、一
般にマイクロプログラムの制御のもとに行なわれ
て、必要とする時間量が異なる。従つて、本クロ
ツク信号発生器は、互換性のあるハードウエア設
計におけるクロツク信号の周期の変更を可能にし
て、計算機の演算時間の要求条件に適応させて、
固定周波数論理クロツクが最悪の場合の時間径路
に対して設計されている場合に起る時間損失をな
くしている。
ける「lo」から「hi」へのクロツク遷移が、計算
機内の論理演算（すなわち、加算、減算、論理
積、論理和、排他的論理和など）を開始させ、そ
の演算は次のクロツク周期を開始する「lo」から
「hi」への遷移まで続く。そのような演算は、一
般にマイクロプログラムの制御のもとに行なわれ
て、必要とする時間量が異なる。従つて、本クロ
ツク信号発生器は、互換性のあるハードウエア設
計におけるクロツク信号の周期の変更を可能にし
て、計算機の演算時間の要求条件に適応させて、
固定周波数論理クロツクが最悪の場合の時間径路
に対して設計されている場合に起る時間損失をな
くしている。
本設計の追加の特徴を次に説明する。第５ｃ図
を参照すると、NANDゲート３４の動作は、クロ
ツク信号の動作時間の終りにおける遷移を括弧に
入れた形にするもので、ＡタツプおよびＢタツプ
に関するI1信号の伝搬によつてきまる持続時間を
有する時間窓を与えることが分るはずである。時
間窓は、マイクロ命令コードの変更がクロツク信
号遷移と同期しない場合に生ずるかもしれない擬
似クロツク信号の活動を抑止するのに用いられ
る。このような非同期動作は、部品の不整合で起
つたり、またはＤ、ＥまたはＦタツプが擬似信号
または中間の論理レベルの信号を受ける場合に起
る可能性がある。普通は、そのようなマイクロ命
令の変更はクロツク遷移の前または遷移と同時に
起り、いかなる擬似信号も予想されない。
を参照すると、NANDゲート３４の動作は、クロ
ツク信号の動作時間の終りにおける遷移を括弧に
入れた形にするもので、ＡタツプおよびＢタツプ
に関するI1信号の伝搬によつてきまる持続時間を
有する時間窓を与えることが分るはずである。時
間窓は、マイクロ命令コードの変更がクロツク信
号遷移と同期しない場合に生ずるかもしれない擬
似クロツク信号の活動を抑止するのに用いられ
る。このような非同期動作は、部品の不整合で起
つたり、またはＤ、ＥまたはＦタツプが擬似信号
または中間の論理レベルの信号を受ける場合に起
る可能性がある。普通は、そのようなマイクロ命
令の変更はクロツク遷移の前または遷移と同時に
起り、いかなる擬似信号も予想されない。
時間窓は、I1にある「hi」がNANDゲート３４
に「lo」を作らせるタツプＢに達するとき、発生
され、その「lo」は、タツプｃにおけるクロツク
遷移から生ずるI1上の「lo」がタツプＡに達し
て、NANDゲート３４が再び「hi」になるまで続
く。NANDゲート３４からの「lo」は、動作時間
中ANDゲート１８、２０および２２にそれらの
他の入力に関係なく、「lo」を強制的に作らせ、
従つて上述のすべての問題を阻止する。
に「lo」を作らせるタツプＢに達するとき、発生
され、その「lo」は、タツプｃにおけるクロツク
遷移から生ずるI1上の「lo」がタツプＡに達し
て、NANDゲート３４が再び「hi」になるまで続
く。NANDゲート３４からの「lo」は、動作時間
中ANDゲート１８、２０および２２にそれらの
他の入力に関係なく、「lo」を強制的に作らせ、
従つて上述のすべての問題を阻止する。
好ましい実施例、I1が「hi」の間にクロツク信
号遷移を起させるように設計されているが、異な
る設計事情では、「lo」がI1上にあるとき論理演
算を刻時することが望ましいことがあり、その場
合には第３図の論理回路を第４図のように変更す
することになろう。第４図ならびにタツプＤが選
択されている第５ｇ，ｈおよびｉ図を参照する
と、本実施例に対するクロツク遷移は、「lo」が
I1にあつて、論理条件・ＣがNANDゲート２８
への入力で満たされるときに起る。前にNANDゲ
ート３４によつて与えられた時間窓はこんどは
NANDゲート４０と４１およびANDゲート４２
と４３の動作によつてタツプＢに関するI1信号に
応答して与えられる。第５ｉ図はクロツク遷移を
括弧に入れた形にしている時間窓を再び示すが、
今度はその機能がより大きな意義をもつている。
それは、クロツク遷移後で、I1上の「hi」が遅延
線２の終端に達するまでのいずれかの時間にマイ
クロ命令が変化すると、I1が「lo」になるのが早
すぎて、次に「hi」に切替わるときに、擬似クロ
ツク遷移を作るからである。しかし、クロツク信
号発生器は「lo」がタツプＣに達するとき、クロ
ツク遷移を強制し、クロツク遷移後60n sec間
（すなわち、I1の「hi」がタツプＢに達するに要
する時間）タツプＢを「lo」に保持し、その結果
いかなる遅いマイクロ命令の変更も休止期間の持
続時間に影響しないように、論理ゲート４０，４
１，４２および４３によつて抑制されている。
号遷移を起させるように設計されているが、異な
る設計事情では、「lo」がI1上にあるとき論理演
算を刻時することが望ましいことがあり、その場
合には第３図の論理回路を第４図のように変更す
することになろう。第４図ならびにタツプＤが選
択されている第５ｇ，ｈおよびｉ図を参照する
と、本実施例に対するクロツク遷移は、「lo」が
I1にあつて、論理条件・ＣがNANDゲート２８
への入力で満たされるときに起る。前にNANDゲ
ート３４によつて与えられた時間窓はこんどは
NANDゲート４０と４１およびANDゲート４２
と４３の動作によつてタツプＢに関するI1信号に
応答して与えられる。第５ｉ図はクロツク遷移を
括弧に入れた形にしている時間窓を再び示すが、
今度はその機能がより大きな意義をもつている。
それは、クロツク遷移後で、I1上の「hi」が遅延
線２の終端に達するまでのいずれかの時間にマイ
クロ命令が変化すると、I1が「lo」になるのが早
すぎて、次に「hi」に切替わるときに、擬似クロ
ツク遷移を作るからである。しかし、クロツク信
号発生器は「lo」がタツプＣに達するとき、クロ
ツク遷移を強制し、クロツク遷移後60n sec間
（すなわち、I1の「hi」がタツプＢに達するに要
する時間）タツプＢを「lo」に保持し、その結果
いかなる遅いマイクロ命令の変更も休止期間の持
続時間に影響しないように、論理ゲート４０，４
１，４２および４３によつて抑制されている。
第３および４図のクロツクの非同期停止は
NORゲート２６からNANDゲート１１に信号を
帰還することによつて制御されることに注意しな
ければならない。この帰還は「lo」が遅延線を伝
搬している間に、NANDゲート１１への他方の入
力が、否定回路３６へのクロツク停止力上の
「lo」により、万一「hi」に切替つても、クロツ
クが直ちに止まらないようにする。従つて、この
論理配列は、クロツク周期の間に停止信号が生ず
る場合に、クロツク周期の中断を防止して、クロ
ツク信号で時間管理されている機械機能の完了を
確実にする。
NORゲート２６からNANDゲート１１に信号を
帰還することによつて制御されることに注意しな
ければならない。この帰還は「lo」が遅延線を伝
搬している間に、NANDゲート１１への他方の入
力が、否定回路３６へのクロツク停止力上の
「lo」により、万一「hi」に切替つても、クロツ
クが直ちに止まらないようにする。従つて、この
論理配列は、クロツク周期の間に停止信号が生ず
る場合に、クロツク周期の中断を防止して、クロ
ツク信号で時間管理されている機械機能の完了を
確実にする。
本設計が、ORゲート３８へのクロツク・ホー
ルト入力および保守停止入力に「lo」を加えるこ
とによつてクロツク信号を独立に停止できること
に注意しなければならない。この特徴は、遅延線
２および復号器６の動作を中断することなく、ク
ロツク出力の停止を可能にするので遅延線２の他
のタツプに関係することもある他の固定時間機能
を中断することなしに継続できる。
ルト入力および保守停止入力に「lo」を加えるこ
とによつてクロツク信号を独立に停止できること
に注意しなければならない。この特徴は、遅延線
２および復号器６の動作を中断することなく、ク
ロツク出力の停止を可能にするので遅延線２の他
のタツプに関係することもある他の固定時間機能
を中断することなしに継続できる。
本願発明の可変周波数クロツク信号発生器を用
いれば、各クロツク・サイクルごとに周期を変え
てクロツク信号遷移部の効果を次のクロツク周期
の前に計算機全体に伝えうるようにできる。異な
るクロツク周期を必要とする演算の例は、けた上
げ遅延回路による追加の時間を必要とする加算
（ADD）であり、それを必要としない排他的論理
和では必要とならない。従つて、本クロツク信号
発生器によつて、計算機は、その計算時間を最小
にし、どの一つの演算についても最悪の場合の時
間経路に左右されないように、計算機の演算のタ
イミングを調節できる。
いれば、各クロツク・サイクルごとに周期を変え
てクロツク信号遷移部の効果を次のクロツク周期
の前に計算機全体に伝えうるようにできる。異な
るクロツク周期を必要とする演算の例は、けた上
げ遅延回路による追加の時間を必要とする加算
（ADD）であり、それを必要としない排他的論理
和では必要とならない。従つて、本クロツク信号
発生器によつて、計算機は、その計算時間を最小
にし、どの一つの演算についても最悪の場合の時
間経路に左右されないように、計算機の演算のタ
イミングを調節できる。
本発明を、遅延線２を伝播する「lo」または
「hi」のどちらか一方に対して起るクロツク遷移
をある特定の実施例を参照して説明したが、他の
実施例が当業者によつて本発明の精神と範囲から
外れることなく可能であることに注意すべきであ
る。
「hi」のどちらか一方に対して起るクロツク遷移
をある特定の実施例を参照して説明したが、他の
実施例が当業者によつて本発明の精神と範囲から
外れることなく可能であることに注意すべきであ
る。
第１図は遅延線、復号器およびマイクロ命令レ
ジスタからなる論理クロツクのブロツク線図、第
２図は、緩衝入力と出力を有する第１図の遅延線
の略線図、第３図は、遅延線を伝播する「hi」を
もつたクロツク信号の周波数を選択するのに用い
られる第１図の復号器の略線図、第４図は、遅延
線を伝播する「lo」をもつたクロツク信号の周波
数を選択するのに用いられる第１図の復号器の略
線図、および第５図は、第３図および第４図の論
理回路の動作のタイミング線図である。 ２…遅延線、４…マイクロ命令レジスタ、６…
復号器、８…励振器。
ジスタからなる論理クロツクのブロツク線図、第
２図は、緩衝入力と出力を有する第１図の遅延線
の略線図、第３図は、遅延線を伝播する「hi」を
もつたクロツク信号の周波数を選択するのに用い
られる第１図の復号器の略線図、第４図は、遅延
線を伝播する「lo」をもつたクロツク信号の周波
数を選択するのに用いられる第１図の復号器の略
線図、および第５図は、第３図および第４図の論
理回路の動作のタイミング線図である。 ２…遅延線、４…マイクロ命令レジスタ、６…
復号器、８…励振器。
Claims (1)
- 【特許請求の範囲】 １ 一つの入力端子と複数の出力端子とを有し、
入力信号が伝播するにつれて複数の発生時刻の異
なる出力信号を前記複数の出力端子に発生する遅
延線回路と、 前記複数の出力端子の中のどの端子を最終出力
端子に選択するかを制御する信号を記憶し、計算
機からの指令信号によつて選択された出力信号を
出力するレジスタと、 前記遅延線回路各出力と前記レジスタの出力を
受けるように接続された復号器で、 前記レジスタの出力信号によつて選択された端
子によつて定まる周期を有し、固定の第１の時間
間隔部分と可変の第２の時間間隔部分からなる循
環出力信号を前記遅延線回路に帰還接続する第１
の論理回路と、 前記循環出力信号に応じて前記循環出力信号の
周期に等しい周期を有し、固定動作時間と可変休
止時間からなるクロツク信号を発生する第２の論
理回路と、 計算機からの制御信号を受けてクロツク信号の
停止を制御する第３の論理回路 との組合せを含む復号器と、 を備えてなる可変周波数クロツク信号発生器。 ２ 前記循環論理信号を前記遅延線回路に帰還接
続する論理回路が、一且サイクルを開始すると前
記クロツク信号の次のサイクルの始めまで前記レ
ジスタが前記クロツク信号の周期を変えないよう
にする手段を含むことを特徴とする特許請求の範
囲第１項に記載の可変周波数クロツク信号発生
器。 ３ 前記クロツク信号の停止を制御する論理回路
が前記クロツク信号の各周期の終りにおいてだけ
前記クロツク信号を止める手段を含むことを特徴
とする特許請求の範囲第２項に記載の可変周波数
クロツク信号発生器。 ４ 前記クロツク信号の停止を制御する論理回路
が前記遅延線回路の動作を止めずに前記クロツク
信号を止めて、前記クロツク信号に関係なく前記
遅延線回路の前記出力信号を継続できるようにす
る手段を含むことを特徴とする特許請求の範囲第
３項に記載の可変周波数クロツク信号発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/071,810 US4316148A (en) | 1979-09-04 | 1979-09-04 | Variable frequency logic clock |
| US71810 | 1979-09-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62187920A JPS62187920A (ja) | 1987-08-17 |
| JPS6256529B2 true JPS6256529B2 (ja) | 1987-11-26 |
Family
ID=22103742
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980125130U Pending JPS5667533U (ja) | 1979-09-04 | 1980-09-04 | |
| JP62014332A Granted JPS62187920A (ja) | 1979-09-04 | 1987-01-26 | 可変周波数クロツク信号発生器 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980125130U Pending JPS5667533U (ja) | 1979-09-04 | 1980-09-04 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4316148A (ja) |
| JP (2) | JPS5667533U (ja) |
| CA (1) | CA1142239A (ja) |
| DE (1) | DE3032568C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10633730B2 (en) | 2014-09-05 | 2020-04-28 | Jfe Steel Corporation | Material for cold-rolled stainless steel sheet |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4414637A (en) * | 1981-01-13 | 1983-11-08 | Honeywell Information Systems Inc. | Adjustable clock system having a dynamically selectable clock period |
| US4684897A (en) * | 1984-01-03 | 1987-08-04 | Raytheon Company | Frequency correction apparatus |
| US4587531A (en) * | 1984-11-05 | 1986-05-06 | Eastman Kodak Company | Clock signal producing apparatus |
| US4868514A (en) * | 1987-11-17 | 1989-09-19 | International Business Machines Corporation | Apparatus and method for digital compensation of oscillator drift |
| GB8818665D0 (en) * | 1988-08-05 | 1988-09-07 | Crosfield Electronics Ltd | Methods & apparatus for synchronising clock signals |
| DE3843261A1 (de) * | 1988-12-22 | 1990-06-28 | Ant Nachrichtentech | Schaltungsanordnung zur steuerung der phase eines taktsignals |
| GB2234371A (en) * | 1989-07-07 | 1991-01-30 | Inmos Ltd | Clock generation |
| US5126592A (en) * | 1989-10-05 | 1992-06-30 | Nguyen Nam K | Circuit having a delay line for use in a data processing system or logic system |
| DE69327612T2 (de) * | 1992-05-08 | 2000-08-31 | National Semiconductor Corp., Richardson | Schaltung und Verfahren zur Generierung eines stabilen Taktsignals mit Frequenzvervielfachung |
| US6064707A (en) | 1995-12-22 | 2000-05-16 | Zilog, Inc. | Apparatus and method for data synchronizing and tracking |
| CN100422901C (zh) * | 2004-03-04 | 2008-10-01 | Nxp股份有限公司 | 可编程时钟生成 |
| TWI257482B (en) * | 2004-12-15 | 2006-07-01 | Spirox Corp | Method and apparatus for measuring jitter of signal |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DD65949A (ja) * | ||||
| US3422423A (en) * | 1965-01-04 | 1969-01-14 | Sperry Rand Corp | Digital-to-analog converter |
| US4165490A (en) * | 1977-12-19 | 1979-08-21 | International Business Machines Corporation | Clock pulse generator with selective pulse delay and pulse width control |
-
1979
- 1979-09-04 US US06/071,810 patent/US4316148A/en not_active Expired - Lifetime
-
1980
- 1980-04-30 CA CA000350922A patent/CA1142239A/en not_active Expired
- 1980-08-29 DE DE3032568A patent/DE3032568C2/de not_active Expired
- 1980-09-04 JP JP1980125130U patent/JPS5667533U/ja active Pending
-
1987
- 1987-01-26 JP JP62014332A patent/JPS62187920A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10633730B2 (en) | 2014-09-05 | 2020-04-28 | Jfe Steel Corporation | Material for cold-rolled stainless steel sheet |
Also Published As
| Publication number | Publication date |
|---|---|
| US4316148A (en) | 1982-02-16 |
| CA1142239A (en) | 1983-03-01 |
| DE3032568A1 (de) | 1981-03-19 |
| JPS62187920A (ja) | 1987-08-17 |
| DE3032568C2 (de) | 1988-07-07 |
| JPS5667533U (ja) | 1981-06-05 |
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