JPS6257329A - フレ−ム同期パタ−ン検出回路 - Google Patents
フレ−ム同期パタ−ン検出回路Info
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- JPS6257329A JPS6257329A JP60196667A JP19666785A JPS6257329A JP S6257329 A JPS6257329 A JP S6257329A JP 60196667 A JP60196667 A JP 60196667A JP 19666785 A JP19666785 A JP 19666785A JP S6257329 A JPS6257329 A JP S6257329A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野 （第１図（ａ））
従来の技術 （第８図）
発明が解決しようとする問題点
問題点を解決するための手段
作用
実施例
（１１本発明の第１実施例（第２図、第３図）（２）本
発明の第２実施例（第４図〜第７図）発明の効果 〔概要〕 ＰＣＭ通信装置のフレーム同期を入力ＰＣＭ信号の多点
監視を行うことにより検知するために、シフトレジスタ
手段の出力をフレーム同期パターン識別手段に入力し、
フレーム同期パターンの検出と、そのときのフレーム内
位相を得るものである。
発明の第２実施例（第４図〜第７図）発明の効果 〔概要〕 ＰＣＭ通信装置のフレーム同期を入力ＰＣＭ信号の多点
監視を行うことにより検知するために、シフトレジスタ
手段の出力をフレーム同期パターン識別手段に入力し、
フレーム同期パターンの検出と、そのときのフレーム内
位相を得るものである。
本発明はＰＣＭ通信装置のフレーム同期回路に係り、特
に同期外れ時の復帰時間短縮を図るためにシフトレジス
タ手段を使用して入力ＰＣＭ信号の多点監視を行い、フ
レーム同期パターンの検出をその特定位相に限定せずに
行うことができるようにしたものに関する。
に同期外れ時の復帰時間短縮を図るためにシフトレジス
タ手段を使用して入力ＰＣＭ信号の多点監視を行い、フ
レーム同期パターンの検出をその特定位相に限定せずに
行うことができるようにしたものに関する。
ＰＣＭ通信装置では、例えば第１図（ａ）に示す如く、
フレームＦ１〜Ｆ１２（Ｆｌ’〜Ｆ １２ ’）により
１マルチフレームを構成してＰＣＭ信号としている。各
フレームの先頭には１ビツトの同期ビットＳｉ （ｉ
＝１〜１１）が設けられているが、１２フレームで１マ
ルチフレームを構成する場合には１２フレームＦ１２の
先頭には警報ビットＸが設けられている。そして同期ピ
ッ）Ｓ＋、Ｓ２−’ｓ ＋ ＋は１つの特定パターンを
形成している。
フレームＦ１〜Ｆ１２（Ｆｌ’〜Ｆ １２ ’）により
１マルチフレームを構成してＰＣＭ信号としている。各
フレームの先頭には１ビツトの同期ビットＳｉ （ｉ
＝１〜１１）が設けられているが、１２フレームで１マ
ルチフレームを構成する場合には１２フレームＦ１２の
先頭には警報ビットＸが設けられている。そして同期ピ
ッ）Ｓ＋、Ｓ２−’ｓ ＋ ＋は１つの特定パターンを
形成している。
また第６フレームＦ６および第１２フレームＦ１２には
、音声信号を転送する場合、通常シグナリング・ビット
が存在している。
、音声信号を転送する場合、通常シグナリング・ビット
が存在している。
ＰＣＭ通信においては、各フレームを正しく受信するた
め、同期をとることが必要であるが、この同期は前記同
期ビット８１〜Ｓ１＋のパターンを正確に検出すること
により行われる。
め、同期をとることが必要であるが、この同期は前記同
期ビット８１〜Ｓ１＋のパターンを正確に検出すること
により行われる。
例えば第１図（ａ）において第１フレームＦ１の同期ビ
ットＳ１の次のタイミングでハンチング状態が発生し、
同期外れが生じたとき、これらの同期ビット８１〜Ｓ１
１の構成するパターンを検出することにより同期ビット
８１〜Ｓ１１の位置を確認し、同期復帰することが必要
となる。
ットＳ１の次のタイミングでハンチング状態が発生し、
同期外れが生じたとき、これらの同期ビット８１〜Ｓ１
１の構成するパターンを検出することにより同期ビット
８１〜Ｓ１１の位置を確認し、同期復帰することが必要
となる。
この同期復帰処理のため、従来は第８図に示す如く、同
期ビットＳｔ （ｔ＝１．２−・１１）の状態に応じ
たインバータＩＮ（同図ではＳ２が「０」の例）と多入
力ナンド回路ＮＡＮＤを使用しこれにより同期パターン
を検出していた。
期ビットＳｔ （ｔ＝１．２−・１１）の状態に応じ
たインバータＩＮ（同図ではＳ２が「０」の例）と多入
力ナンド回路ＮＡＮＤを使用しこれにより同期パターン
を検出していた。
ところで前記の如く、第１図（ａ）における第１フレー
ムＦ１の同期ビットＳ１の次のタイミングで同期外れが
発生したとき、第８図に示す如き、従来の同期パターン
検出回路では、次のマルチフレームにおける第１フレー
ムＦ１′〜Ｆ１１′の同期ビット８１〜Ｓ１１が第８図
のナンド回路ＮＡＮＤに入力されるまで同期パターンを
検出することができなかった。
ムＦ１の同期ビットＳ１の次のタイミングで同期外れが
発生したとき、第８図に示す如き、従来の同期パターン
検出回路では、次のマルチフレームにおける第１フレー
ムＦ１′〜Ｆ１１′の同期ビット８１〜Ｓ１１が第８図
のナンド回路ＮＡＮＤに入力されるまで同期パターンを
検出することができなかった。
したがって前記の場合には、第１フレームＦ１〜第１１
フレームＦ１１′の時間後でなければ同期復帰できず、
同期外れ時の復帰時間が長いという問題点があった。
フレームＦ１１′の時間後でなければ同期復帰できず、
同期外れ時の復帰時間が長いという問題点があった。
本発明の目的は、前記の如く、多接点監視方式のフレー
ム同期検出回路が、ハンチング状態のとき同期ビット８
１〜Ｓｉｔにより形成されるフレーム同期パターンのあ
る特定の位相のみ、つまり、３１〜Ｓｔ＋がこの順序に
第８図のナンド回路に入力されたときのみを検出して、
後方保護状態又は同期確立状態としていたため、フレー
ム同期パターンの前記特定位相を入力するまで同期復帰
できず、このため同期復帰するまで長時間かかるという
問題点を改善したフレーム同期パターン検出回路を提供
することである。
ム同期検出回路が、ハンチング状態のとき同期ビット８
１〜Ｓｉｔにより形成されるフレーム同期パターンのあ
る特定の位相のみ、つまり、３１〜Ｓｔ＋がこの順序に
第８図のナンド回路に入力されたときのみを検出して、
後方保護状態又は同期確立状態としていたため、フレー
ム同期パターンの前記特定位相を入力するまで同期復帰
できず、このため同期復帰するまで長時間かかるという
問題点を改善したフレーム同期パターン検出回路を提供
することである。
〔問題点を解決するための手段〕
本発明では、前記目的を達成するため、例えば第１図（
ｂｌに示す如く、シフトレジスタ機能部１−１〜１−ｎ
とフレーム同期パターン検出部２を設け、各フレームＦ
における先頭の同期ビットＳがシフトレジスタ機能部１
−１〜１−ｎの先頭に位置してこれらの同期ビットがフ
レーム同期パターン検出部２に同時に入力されたとき、
同期パターン検出回路２から同期パターン検出信号とそ
のフレーム内位相信号が出力するようにしたものである
。
ｂｌに示す如く、シフトレジスタ機能部１−１〜１−ｎ
とフレーム同期パターン検出部２を設け、各フレームＦ
における先頭の同期ビットＳがシフトレジスタ機能部１
−１〜１−ｎの先頭に位置してこれらの同期ビットがフ
レーム同期パターン検出部２に同時に入力されたとき、
同期パターン検出回路２から同期パターン検出信号とそ
のフレーム内位相信号が出力するようにしたものである
。
本発明では各同期ビットが、どのような順序であれ、フ
レーム同期パターン検出部に入力したときこれを検出す
るとともに、その同期ビットの順序に応じて（Ｓ＋、３
２−・５１１）、（Ｓｚ、Ｓｚ −−’Ｓ ｉ １、
Ｓ＋）、 （Ｓ ３−・Ｓｌ、Ｓ ２ ） −・のい
ずれのパターンであるかを示すフレーム内位相信号を出
力するので、非常に短時間で同期復帰することができる
。
レーム同期パターン検出部に入力したときこれを検出す
るとともに、その同期ビットの順序に応じて（Ｓ＋、３
２−・５１１）、（Ｓｚ、Ｓｚ −−’Ｓ ｉ １、
Ｓ＋）、 （Ｓ ３−・Ｓｌ、Ｓ ２ ） −・のい
ずれのパターンであるかを示すフレーム内位相信号を出
力するので、非常に短時間で同期復帰することができる
。
（１）本発明の第一実施例
本発明の第一実施例を第２図、第３図にもとづき、第１
図を参照しつつ説明する。
図を参照しつつ説明する。
第２図は本発明の一実施例構成を示し、１はシフトレジ
スタ部であってシフトレジスタ機能部ｌ−１〜１−ｎに
より構成されるもの、２はフレーム同期パターン検出部
であってＲＯＭ（ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ）
で構成した場合を示し、第３図は本発明を使用したＰＣ
Ｍ通信装置の一例である。
スタ部であってシフトレジスタ機能部ｌ−１〜１−ｎに
より構成されるもの、２はフレーム同期パターン検出部
であってＲＯＭ（ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ）
で構成した場合を示し、第３図は本発明を使用したＰＣ
Ｍ通信装置の一例である。
第３図において、１０は同期パターン検出器であって、
第１図山）のシフトレジスタ機能部１−１〜ｌ−ｎ及び
ＲＯＭにより構成されたフレーム同期パターン検出部２
を有するもの、１１はチャネル部であってディジタル信
号または音声信号を出力するもの、１２はタイミングパ
ルス発生部、１３は同期保護回路である。
第１図山）のシフトレジスタ機能部１−１〜ｌ−ｎ及び
ＲＯＭにより構成されたフレーム同期パターン検出部２
を有するもの、１１はチャネル部であってディジタル信
号または音声信号を出力するもの、１２はタイミングパ
ルス発生部、１３は同期保護回路である。
シフトレジスタ機能部１−１〜°１−ｎは、入力データ
を順次シフトするものであってシフトレジスタと同一の
動作を行うものであり、勿論シフトレジスタにより構成
することができる。しかし１フレームは８ビツトＸ２４
ＣＨ十同期ビットＳ（１ビツト）で構成され１９３ビツ
ト長のため、これをシフトレジスタで構成することは高
価なものとなるので、メモリをアドレス変換することに
よりこのシフトレジスタ機能部゛１−１〜ｌ−ｎを構成
することができる。
を順次シフトするものであってシフトレジスタと同一の
動作を行うものであり、勿論シフトレジスタにより構成
することができる。しかし１フレームは８ビツトＸ２４
ＣＨ十同期ビットＳ（１ビツト）で構成され１９３ビツ
ト長のため、これをシフトレジスタで構成することは高
価なものとなるので、メモリをアドレス変換することに
よりこのシフトレジスタ機能部゛１−１〜ｌ−ｎを構成
することができる。
フレーム同期パターン検出部２をＲＯＭで構成するとき
、このＲＯＭには、第２図の■で示す如く、同期ビット
Ｓ１、Ｓｚ、Ｓｚ−・の順序（これを第１のフレーム内
位相とする）でアドレスが入力されたとき、第２図の■
で示す如く、同期ビットＸ、Ｓ１、Ｓｚ・−（Ｘは警報
ビット）の順序（これを第２のフレーム内位相とする）
でアドレスが入力されたとき、第２図の■で示す如く、
同期ビットＳ１１、Ｘ、Ｓｌ・−・の順序（これを第３
のフレーム内位相とする）でアドレスが入力されたとき
−・のように同期ビット８１〜Ｓ１１でアドレスが入力
されたとき同期パターン検出信号を出力するとともに、
そのときのアドレスに応じてフレーム内位相信号（前記
■のときは１、■のときは２・−）を出力する。これに
より単に同期復帰するのみならず、第１フレームＦ１、
第２フレームＦ２・−等各フレームの位置もわかるので
、完全に同期回復を行うことができる。
、このＲＯＭには、第２図の■で示す如く、同期ビット
Ｓ１、Ｓｚ、Ｓｚ−・の順序（これを第１のフレーム内
位相とする）でアドレスが入力されたとき、第２図の■
で示す如く、同期ビットＸ、Ｓ１、Ｓｚ・−（Ｘは警報
ビット）の順序（これを第２のフレーム内位相とする）
でアドレスが入力されたとき、第２図の■で示す如く、
同期ビットＳ１１、Ｘ、Ｓｌ・−・の順序（これを第３
のフレーム内位相とする）でアドレスが入力されたとき
−・のように同期ビット８１〜Ｓ１１でアドレスが入力
されたとき同期パターン検出信号を出力するとともに、
そのときのアドレスに応じてフレーム内位相信号（前記
■のときは１、■のときは２・−）を出力する。これに
より単に同期復帰するのみならず、第１フレームＦ１、
第２フレームＦ２・−等各フレームの位置もわかるので
、完全に同期回復を行うことができる。
前記の例ではフレーム同期パターン検出部２をＲＯＭで
構成した場合について説明したが、勿論ＲＯＭのみでな
く、インバータとナンド回路（アンド回路）を使用して
もよい。この場合には、インバータとナンド回路とを、
フレーム同期パターンのパターン数（この例では１２個
）だけ用意することが必要であり、どのナンド回路から
同期パターン検出信号が出力されたのかを識別すること
によりフレーム内位相を判別することができる。
構成した場合について説明したが、勿論ＲＯＭのみでな
く、インバータとナンド回路（アンド回路）を使用して
もよい。この場合には、インバータとナンド回路とを、
フレーム同期パターンのパターン数（この例では１２個
）だけ用意することが必要であり、どのナンド回路から
同期パターン検出信号が出力されたのかを識別すること
によりフレーム内位相を判別することができる。
第３図により本発明を使用したＰＣＭ通信装置について
簡単に説明する。
簡単に説明する。
ハンチング状態が発生して同期外れになったとき、同期
パターン検出器１０のシフトレジスタ機能部１−１〜１
−ｎとフレーム同期パターン検出−部２により早急に同
期パターン検出信号およびフレーム内位相信号が出力さ
れ、同期回復が行われる。
パターン検出器１０のシフトレジスタ機能部１−１〜１
−ｎとフレーム同期パターン検出−部２により早急に同
期パターン検出信号およびフレーム内位相信号が出力さ
れ、同期回復が行われる。
すなわち、この同期パターン検出信号は同期保護回路２
３に伝達され、これにもとづき同期保護回路１３はタイ
ミング信号をタイミングパルス発生部１２に送出する。
３に伝達され、これにもとづき同期保護回路１３はタイ
ミング信号をタイミングパルス発生部１２に送出する。
ところでこのタイミングパルス発生部１２にはフレーム
内位相信号が出力されるので、これによりチャネル部１
１に伝達された信号が何番目のフレームか判断すること
ができる。そしてデータ端末等からのディジタル信号に
ついてはこれをディジタル信号として出力し、また音声
信号の場合には、チャネル部１１でＤ／Ａ変換した音声
信号として出力することになる。もしこの場合第６フレ
ームＦ６や第１２フレームＦ１２等にはシグナリングが
存在するのでこれを読出すことも可能となる。
内位相信号が出力されるので、これによりチャネル部１
１に伝達された信号が何番目のフレームか判断すること
ができる。そしてデータ端末等からのディジタル信号に
ついてはこれをディジタル信号として出力し、また音声
信号の場合には、チャネル部１１でＤ／Ａ変換した音声
信号として出力することになる。もしこの場合第６フレ
ームＦ６や第１２フレームＦ１２等にはシグナリングが
存在するのでこれを読出すことも可能となる。
（２）本発明の第２実施例
本発明の第２実施例を第４図〜第７図により説明する。
第４図は本発明の第２実施例、第５図はＰＮ（擬似ラン
ダム）パターン発生回路、第６図はＰＮパターン検出回
路、第７図はＰＮパターン検出論理説明図である。
ダム）パターン発生回路、第６図はＰＮパターン検出回
路、第７図はＰＮパターン検出論理説明図である。
第２実施例では、同期ビットの一部のみを監視すること
により同期パターン検出およびフレーム内位相検出を行
うものである。
により同期パターン検出およびフレーム内位相検出を行
うものである。
同期パターンとしてＰＮパターンを使用した場合につい
てこれを説明する。
てこれを説明する。
ＰＮパターンは、第５図に示す如＜Ｎ￥１シフトレジス
タの出力ビットとＭ段目の信号の排他的論理和を８０８
回路により求め、これをシフトレジスタの入力（會号と
することにより得られるものである。シフトレジスタの
段数をＮとしたとき該シフトレジスタ内のパターンは２
Ｎ−１（オール「０」を除く）通りとなる。そしてこの
ときの８０８回路の出力信号も２Ｎ−１ビツト長のパタ
ーン（ＰＮパターン）で繰返されるものとなる。
タの出力ビットとＭ段目の信号の排他的論理和を８０８
回路により求め、これをシフトレジスタの入力（會号と
することにより得られるものである。シフトレジスタの
段数をＮとしたとき該シフトレジスタ内のパターンは２
Ｎ−１（オール「０」を除く）通りとなる。そしてこの
ときの８０８回路の出力信号も２Ｎ−１ビツト長のパタ
ーン（ＰＮパターン）で繰返されるものとなる。
ＰＮパターンの特性について、例えば３段のシフトレジ
スタを使用した例について、第７図面の簡単な説明する
。
スタを使用した例について、第７図面の簡単な説明する
。
シフトレジスタにｒｌ ０１Ｊがセットされているとき
、その中央段と出力段のＥＯＲ出力は「１」となり、以
下順次データを１ビツトずつシフトさせたとき、第７図
（ａ）に示す如き７ビツトのＰＮパターンが得られる。
、その中央段と出力段のＥＯＲ出力は「１」となり、以
下順次データを１ビツトずつシフトさせたとき、第７図
（ａ）に示す如き７ビツトのＰＮパターンが得られる。
この場合、シフトレジスタの段数Ｎは３．８０８回路へ
の出力段Ｍは中央なので２段目である。このとき、初め
の状態Ｒｏの出力は「１」、次の状態Ｒ１の出力は「１
」、３番目の状態Ｒ２の出力は「０」・−となる。この
とき第７図（ｂ）に示す、状態ＲｏとＲ１とＲ３の排他
的論理和は「０」、Ｒ１とＲ２とＲ４の排他的論理和は
ｒ ＯＪ 、−ＲｓとＲｏとＲ２の排他的論理和は「０
」である。つまり、第７図（ａ）の点線で示すシフトレ
ジスタＲに各状態における８０８回路の出力を順次セッ
トし、これを矢印方向に順次シフトさせたとき、該シフ
トレジスタＲの０段目、１段目、３段目の出力の排他的
論理和は、このデータがＰＮパターンであれば常時「０
」となる。
の出力段Ｍは中央なので２段目である。このとき、初め
の状態Ｒｏの出力は「１」、次の状態Ｒ１の出力は「１
」、３番目の状態Ｒ２の出力は「０」・−となる。この
とき第７図（ｂ）に示す、状態ＲｏとＲ１とＲ３の排他
的論理和は「０」、Ｒ１とＲ２とＲ４の排他的論理和は
ｒ ＯＪ 、−ＲｓとＲｏとＲ２の排他的論理和は「０
」である。つまり、第７図（ａ）の点線で示すシフトレ
ジスタＲに各状態における８０８回路の出力を順次セッ
トし、これを矢印方向に順次シフトさせたとき、該シフ
トレジスタＲの０段目、１段目、３段目の出力の排他的
論理和は、このデータがＰＮパターンであれば常時「０
」となる。
一般的にＮ段のシフトレジスタにおいてＭ番目のビット
を先頭ビットのＥＯＲをとることにより得たＰＮパター
ンでは、シフトレジスタＲにおいて、先頭ビットと、Ｎ
−Ｍ１９目のビットと、Ｎ段目のビットとの排他的論理
和は０となる。したがって、第７図（ａ）の場合には、
同図（ｂ）のＲＯ〜Ｒ６を使用して最初の４組の排他的
論理和を求め、そのＯＲ出力が「０」であればＰＮパタ
ーンであることがわかる。
を先頭ビットのＥＯＲをとることにより得たＰＮパター
ンでは、シフトレジスタＲにおいて、先頭ビットと、Ｎ
−Ｍ１９目のビットと、Ｎ段目のビットとの排他的論理
和は０となる。したがって、第７図（ａ）の場合には、
同図（ｂ）のＲＯ〜Ｒ６を使用して最初の４組の排他的
論理和を求め、そのＯＲ出力が「０」であればＰＮパタ
ーンであることがわかる。
また、第７図（ａ）におけるＰＮパターンは、連続した
３ビツトはいずれも異なるパターンを示すので、例えば
状態Ｒｏ−Ｒ２の３ビツト、つまりシフトレジスタのＯ
′Ｂ１〜２段までの３ビツトを監視することによりフレ
ーム内位相がわかる。なおこれは連続ビットに限らず特
定３ビツトを監視しても同様である。
３ビツトはいずれも異なるパターンを示すので、例えば
状態Ｒｏ−Ｒ２の３ビツト、つまりシフトレジスタのＯ
′Ｂ１〜２段までの３ビツトを監視することによりフレ
ーム内位相がわかる。なおこれは連続ビットに限らず特
定３ビツトを監視しても同様である。
一般的にＮ段のシフトレジスタにより得られたＰＮパタ
ーンでは連続Ｎビットを監視することによりフレーム内
位相がわかる。
ーンでは連続Ｎビットを監視することによりフレーム内
位相がわかる。
すなわち、第６図に示す如く、入力ＰＣＭ信号をシフト
レジスタ機能部２２−１〜２２−ｎに入力し、その先頭
ビットを、前記の如く、Ｒｏ、Ｒ（Ｎ−Ｍ） 、ＲＮの
レジスタ段でＥＯＲ回路にて監視するとき、これらの先
頭ビットが第５図に示す如き発生回路より得られたＰＮ
パターンを構成すればこのＥＯＲ回路からの監視信号は
Ｏとなる。
レジスタ機能部２２−１〜２２−ｎに入力し、その先頭
ビットを、前記の如く、Ｒｏ、Ｒ（Ｎ−Ｍ） 、ＲＮの
レジスタ段でＥＯＲ回路にて監視するとき、これらの先
頭ビットが第５図に示す如き発生回路より得られたＰＮ
パターンを構成すればこのＥＯＲ回路からの監視信号は
Ｏとなる。
したがって、シフトレジスタ機能部２２−１〜２２−ｎ
の出力を、それぞれ前記第７図（ｂ３に説明した如き組
合せで排他的論理和を求めてこれらのＯＲを求めるとき
、このＯＲ出力が「０」であればＰＮパターンを検出し
たことになる。
の出力を、それぞれ前記第７図（ｂ３に説明した如き組
合せで排他的論理和を求めてこれらのＯＲを求めるとき
、このＯＲ出力が「０」であればＰＮパターンを検出し
たことになる。
そして各フレームＦ１〜Ｆ１２の同期ビット８１〜Ｓ１
１が形成するパターンを例えば４ビツトシフトレジスタ
を使用して得られるＰＮパターンにすればその特定４ビ
ツト（例えば連続４ビツト）を監視することによりフレ
ーム内位相を検出することができる。
１が形成するパターンを例えば４ビツトシフトレジスタ
を使用して得られるＰＮパターンにすればその特定４ビ
ツト（例えば連続４ビツト）を監視することによりフレ
ーム内位相を検出することができる。
それ故、第４図に示す如く、フレーム内位相信号を検出
する位相検出器２０と、前記の如＜ＰＮパターンを検出
するフレーム同期パターン検出器２１と、シフトレジス
タ部２２によりフレーム同期パターン及びフレーム内位
相を検出することができる。
する位相検出器２０と、前記の如＜ＰＮパターンを検出
するフレーム同期パターン検出器２１と、シフトレジス
タ部２２によりフレーム同期パターン及びフレーム内位
相を検出することができる。
ここで位相検出器２ｏはＲＯＭで構成され、フレーム同
期パターン検出器２１はシフトレジスタ部２２より伝達
された信号を前記の如く、ＥＯＲを求め、これらがすべ
てｒＯＪになったことを検出して同期パターン検出信号
を出方するものである。シフトレジスタ部２２はシフト
レジスタ機能部２２−１〜２２−ｎを備えており入力Ｐ
ＣＭ信号が順次伝達される。各シフトレジスタ機能部２
２−１〜２２−ｎは、１フレームを構成するビット長で
ある。
期パターン検出器２１はシフトレジスタ部２２より伝達
された信号を前記の如く、ＥＯＲを求め、これらがすべ
てｒＯＪになったことを検出して同期パターン検出信号
を出方するものである。シフトレジスタ部２２はシフト
レジスタ機能部２２−１〜２２−ｎを備えており入力Ｐ
ＣＭ信号が順次伝達される。各シフトレジスタ機能部２
２−１〜２２−ｎは、１フレームを構成するビット長で
ある。
なお、前記説明はフレーム同期パターンカＰＮパターン
である例について説明したが、勿論これにのみ限定され
るものではなく、前記の如き性質を有するパターンであ
れば何でもよい。
である例について説明したが、勿論これにのみ限定され
るものではなく、前記の如き性質を有するパターンであ
れば何でもよい。
本発明によれば、入力ＰＣＭ信号の多点監視を行うため
のシフトレジスタ機能の出方を入力として所定の長さ以
上のフレーム同期パターンであるか否かを特定位相に限
定せずに、しかもフレーム内位相とともに検出できるの
で同期外れ時の復帰時間を非常に短縮することができる
。
のシフトレジスタ機能の出方を入力として所定の長さ以
上のフレーム同期パターンであるか否かを特定位相に限
定せずに、しかもフレーム内位相とともに検出できるの
で同期外れ時の復帰時間を非常に短縮することができる
。
また第２実施例によれば特定の複数ビットを監視するの
みでフレーム内位相を検知することができる。
みでフレーム内位相を検知することができる。
第１図は本発明の原理説明図、
第２図は本発明の一実施例、
第３図は本発明を適用したＰＣＭ通信装置、第４図は本
発明の第２実施例、 第５図はＰＮパターン発生回路、 第６図はＰＮパターン検出回路、 第７図はＰＮパターン検出原理説明図、第８図は従来の
同期パターン検出回路である。 １・−シフトレジスタ部 ２−・フレーム同期パターン検出部 １０−同期パターン検出器 １１−・−・チャネル部 １２−タイミングパルス発生部 １３− 同期保護回路 ２０・−位相検出器 ２１−・フレーム同期パターン検出器 ２２−シフトレジスタ部 特許出願人 富士通株式会社（外１名）代理人 弁理
士 山 谷 晧 榮 本発明の一実施イ列 第２図 第３図 ｐＮノＶターン発住回了各 第５図 ＰＮパターン手＊田回路 第６図 第８図
発明の第２実施例、 第５図はＰＮパターン発生回路、 第６図はＰＮパターン検出回路、 第７図はＰＮパターン検出原理説明図、第８図は従来の
同期パターン検出回路である。 １・−シフトレジスタ部 ２−・フレーム同期パターン検出部 １０−同期パターン検出器 １１−・−・チャネル部 １２−タイミングパルス発生部 １３− 同期保護回路 ２０・−位相検出器 ２１−・フレーム同期パターン検出器 ２２−シフトレジスタ部 特許出願人 富士通株式会社（外１名）代理人 弁理
士 山 谷 晧 榮 本発明の一実施イ列 第２図 第３図 ｐＮノＶターン発住回了各 第５図 ＰＮパターン手＊田回路 第６図 第８図
Claims (4)
- （１）入力ＰＣＭ信号の多点監視を行いフレーム同期を
検出するフレーム同期パターン検出回路において、 入力ＰＣＭ信号が順次入力されるシフトレジスタ機能部
と、 該シフトレジスタ機能部の出力信号を入力として所定の
長さ以上のフレーム同期パターンであることを識別する
とともに、フレーム同期パターンにおける複数の位相に
対応してフレーム同期パターンであることを識別する同
期パターン検出部を設け、 フレーム同期パターンの複数の位相に対してフレーム同
期検出を行うとともに、そのフレーム同期パターンのフ
レーム内位相を識別するようにしたことを特徴とするフ
レーム同期パターン検出回路。 - （２）前記同期パターン検出部をフレーム内位相信号を
出力可能にしたことを特徴とする特許請求の範囲第（１
）項記載のフレーム同期パターン検出回路。 - （３）前記フレーム同期パターンとして擬似ランダム信
号を使用し、フレーム同期パターン検出器を特定ビット
の排他的論理和を監視するように構成したことを特徴と
する特許請求の範囲第（１）項記載のフレーム同期パタ
ーン検出回路。 - （４）フレーム内位相検出手段としてフレーム同期パタ
ーンの特定のビットを監視し、そのパターンに応じてフ
レーム内位相を検出するようにしたことを特徴とする特
許請求の範囲第（１）項および第（３）項記載のフレー
ム同期パターン検出回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196667A JPS6257329A (ja) | 1985-09-05 | 1985-09-05 | フレ−ム同期パタ−ン検出回路 |
| CA514700A CA1269733C (en) | 1985-07-26 | 1986-07-25 | FRAME SYNCHRONIZED DIGITAL SIGNAL TRANSMISSION SYSTEM |
| US06/889,375 US4849995A (en) | 1985-07-26 | 1986-07-25 | Digital signal transmission system having frame synchronization operation |
| DE8686110239T DE3681767D1 (de) | 1985-07-26 | 1986-07-25 | Digitales signaluebertragungssystem mit rahmensynchronisationsbetrieb. |
| EP86110239A EP0212327B1 (en) | 1985-07-26 | 1986-07-25 | Digital signal transmission system having frame synchronization operation |
| KR1019860006119A KR910000696B1 (ko) | 1985-07-26 | 1986-07-26 | 프레임 동기동작을 갖는 디지탈신호 송신시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196667A JPS6257329A (ja) | 1985-09-05 | 1985-09-05 | フレ−ム同期パタ−ン検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6257329A true JPS6257329A (ja) | 1987-03-13 |
Family
ID=16361585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196667A Pending JPS6257329A (ja) | 1985-07-26 | 1985-09-05 | フレ−ム同期パタ−ン検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6257329A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02119338A (ja) * | 1988-10-27 | 1990-05-07 | Nec Corp | データ通信システム |
| JPH04174613A (ja) * | 1990-11-06 | 1992-06-22 | Terada Keori Kk | 毛布 |
-
1985
- 1985-09-05 JP JP60196667A patent/JPS6257329A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02119338A (ja) * | 1988-10-27 | 1990-05-07 | Nec Corp | データ通信システム |
| JPH04174613A (ja) * | 1990-11-06 | 1992-06-22 | Terada Keori Kk | 毛布 |
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