JPH01314044A - ４／５変換回路 - Google Patents
４／５変換回路Info
- Publication number
- JPH01314044A JPH01314044A JP14496988A JP14496988A JPH01314044A JP H01314044 A JPH01314044 A JP H01314044A JP 14496988 A JP14496988 A JP 14496988A JP 14496988 A JP14496988 A JP 14496988A JP H01314044 A JPH01314044 A JP H01314044A
- Authority
- JP
- Japan
- Prior art keywords
- data
- parity
- conversion
- circuit
- time slots
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はディジタル通信系の４１５変換回路に関し、特
にパリティチェックを行うようにした４１５変換回路に
関するものである。
にパリティチェックを行うようにした４１５変換回路に
関するものである。
（従来の技術）
ディジタル通信系においては、例えば、交換局のＭ２０
型同期間重変換装置内の信号速度は８．１９２Ｍビット
／ｓｅｅであるのに対し、局間の伝送路における信号速
度は、例えば、２次群では８．３１２Ｍビット／ｓｅｅ
、１次群では１．５４４Ｍピッ） ／ ｓｅｅであるた
め、その相互の位相同期をとる必要がある。このため、
同期多重変換装置から局間の伝送路に信号を送る際に、
伝送路インタフェース回路において４１５変換が行われ
る。
型同期間重変換装置内の信号速度は８．１９２Ｍビット
／ｓｅｅであるのに対し、局間の伝送路における信号速
度は、例えば、２次群では８．３１２Ｍビット／ｓｅｅ
、１次群では１．５４４Ｍピッ） ／ ｓｅｅであるた
め、その相互の位相同期をとる必要がある。このため、
同期多重変換装置から局間の伝送路に信号を送る際に、
伝送路インタフェース回路において４１５変換が行われ
る。
第２図は従来の４１５変換回路のブロック図である。
同図において、ＴＲは４１５変換部、Ｉ ＨＷＩ〜ＩＨ
Ｗ４は４１５変換部ＴＲの入力側の各伝送路をなす４本
のハイウェイ、０ＨＷＩ〜０ＨＷ５は４１５変換部ＴＲ
で変換された出力側の各伝送路をなす５本のハイウェイ
、ＰＣは４１５変換部の入力側・でハイウェイＩ ＨＷ
Ｉ −Ｉ ＨＷ４のデータについてパリティチェックを
行うパリティチェック回路、ＰＧは４１５変換部ＴＲの
出力側でハイウェイ０ＨＷＩ〜０ＨＷ５のデータに対応
させたパリティを発生して後段に送出するパリティ発生
回路である。
Ｗ４は４１５変換部ＴＲの入力側の各伝送路をなす４本
のハイウェイ、０ＨＷＩ〜０ＨＷ５は４１５変換部ＴＲ
で変換された出力側の各伝送路をなす５本のハイウェイ
、ＰＣは４１５変換部の入力側・でハイウェイＩ ＨＷ
Ｉ −Ｉ ＨＷ４のデータについてパリティチェックを
行うパリティチェック回路、ＰＧは４１５変換部ＴＲの
出力側でハイウェイ０ＨＷＩ〜０ＨＷ５のデータに対応
させたパリティを発生して後段に送出するパリティ発生
回路である。
ＳＥＬはセレクタで、ハイウェイＩ ＨＷＩ〜ＩＨＷ３
のデータ或は後記するシフトレジスタ５Ｒ５２〜５Ｒ５
４のデータを選択してシフトレジスタ５Ｒ５１−ＳＲ５
３に出力する。
のデータ或は後記するシフトレジスタ５Ｒ５２〜５Ｒ５
４のデータを選択してシフトレジスタ５Ｒ５１−ＳＲ５
３に出力する。
５Ｒ５１〜５Ｒ５４はシフトレジスタで、ハイウェイＩ
ＨＷＩ〜ＩＨＷ４の５タイムスロット毎のデータをセレ
クタＳＥＬを介して順次シフトさせて、シフトレジスタ
５Ｒ５１から新たなハイウェイ０ＨＷ５に出力する。Ｓ
ＲＬ〜ＳＲ４はシフトレジスタで、ハイウェイＩ ＨＷ
Ｉ〜ＩＨＷ４のデータをそれぞれ５タイムスロットづつ
遅らせてハイウェイ０ＨＷＩ〜０ＨＷ４に出力する。
ＨＷＩ〜ＩＨＷ４の５タイムスロット毎のデータをセレ
クタＳＥＬを介して順次シフトさせて、シフトレジスタ
５Ｒ５１から新たなハイウェイ０ＨＷ５に出力する。Ｓ
ＲＬ〜ＳＲ４はシフトレジスタで、ハイウェイＩ ＨＷ
Ｉ〜ＩＨＷ４のデータをそれぞれ５タイムスロットづつ
遅らせてハイウェイ０ＨＷＩ〜０ＨＷ４に出力する。
次に第４図と第５図を参照して４１５変換部ＴＲの変換
動作を説明する。なお、第４図は第１図の回路の動作説
明図であり、第５図は第３図の回路の動作を示すタイミ
ングチャートであるが、第４図のパリティ発生回路ＰＧ
Ｔとパリティチェック回路ＰＣＴを除いた部分は第２図
の４１５変換部ＴＲに対応しており、そして第５図のハ
イウェイＩ ＨＷＩ〜ＩＨＷ４と０ＨＷ５との関係は第
２図の４１５変換部ＴＲの動作に対応している。
動作を説明する。なお、第４図は第１図の回路の動作説
明図であり、第５図は第３図の回路の動作を示すタイミ
ングチャートであるが、第４図のパリティ発生回路ＰＧ
Ｔとパリティチェック回路ＰＣＴを除いた部分は第２図
の４１５変換部ＴＲに対応しており、そして第５図のハ
イウェイＩ ＨＷＩ〜ＩＨＷ４と０ＨＷ５との関係は第
２図の４１５変換部ＴＲの動作に対応している。
各ハイウェイＩ ＨＷＩ〜ＩＨＷ４の各タイムスロット
は、各図に番号１−１〜４−５で示しており、その各々
がビット番号１〜８で示す８ビツトのデータよりなる。
は、各図に番号１−１〜４−５で示しており、その各々
がビット番号１〜８で示す８ビツトのデータよりなる。
セレクタＳＥＬは、５タイムスロット毎に、各図の例で
は番号１−５のタイムスロットの直前で、リセット信号
Ｒ１によりリセットされ、引続く番号１−６（第５図に
図示）のタイミングにおいて、ハイウェイＩＨＷＩ〜Ｉ
ＨＷ３のデータをシフトレジスタ５Ｒ５１〜５Ｒ５３に
供給する。そして、ハイウェイＩＨＷ４のデータはシフ
トレジスタ５Ｒ５４に直接供給され、シフトレジスタ５
Ｒ５１から、番号１−５のタイムスロットの各データを
ハイウェイ０ＨＷ５に出力し、以下順次、番号１−７〜
１−９のタイミングにおいて、番号２−５〜４−５のタ
イムスロットの各データを同様に出力する。そして、引
続く番号１−１０のタイムスロットは空きタイムスロッ
トＢ Ｉ ａ’ｎ ｋになる。なお、第５図にはハイウ
ェイ０ＨＷ１〜０ＨＷ４については記載していないが、
ハイウェイ０ＨＷＩ−ＯＨＷ４のデータは各シフトレジ
スタ５ＲＩ−３Ｒ４によって同図の番号１−６〜４−９
をそれぞれ番号１−１〜４−４に代えた各タイムスロッ
トのデータ（第４図参照）になる。以上の動作が順次繰
返されて４１５変換される。
は番号１−５のタイムスロットの直前で、リセット信号
Ｒ１によりリセットされ、引続く番号１−６（第５図に
図示）のタイミングにおいて、ハイウェイＩＨＷＩ〜Ｉ
ＨＷ３のデータをシフトレジスタ５Ｒ５１〜５Ｒ５３に
供給する。そして、ハイウェイＩＨＷ４のデータはシフ
トレジスタ５Ｒ５４に直接供給され、シフトレジスタ５
Ｒ５１から、番号１−５のタイムスロットの各データを
ハイウェイ０ＨＷ５に出力し、以下順次、番号１−７〜
１−９のタイミングにおいて、番号２−５〜４−５のタ
イムスロットの各データを同様に出力する。そして、引
続く番号１−１０のタイムスロットは空きタイムスロッ
トＢ Ｉ ａ’ｎ ｋになる。なお、第５図にはハイウ
ェイ０ＨＷ１〜０ＨＷ４については記載していないが、
ハイウェイ０ＨＷＩ−ＯＨＷ４のデータは各シフトレジ
スタ５ＲＩ−３Ｒ４によって同図の番号１−６〜４−９
をそれぞれ番号１−１〜４−４に代えた各タイムスロッ
トのデータ（第４図参照）になる。以上の動作が順次繰
返されて４１５変換される。
そして従来の監視方式においては、パリティチェック回
路ＰＣが４１５変換部ＴＲに入力するデータについて、
前段から送出されたパリティと比較してチエツクし、パ
リティ発生回路ＰＧは４１５変換部ＴＲから出力された
データについてパリティを発生させて後段で同様にチエ
ツクするようにしている。
路ＰＣが４１５変換部ＴＲに入力するデータについて、
前段から送出されたパリティと比較してチエツクし、パ
リティ発生回路ＰＧは４１５変換部ＴＲから出力された
データについてパリティを発生させて後段で同様にチエ
ツクするようにしている。
（発明が解決しようとする課題）
しかしながら上記の監視方式においては、４１５変換部
の監視を行っていないので、４１５変換部に障害があっ
たときは他の部分の障害との判別ができず、故障診断に
支障があった。
の監視を行っていないので、４１５変換部に障害があっ
たときは他の部分の障害との判別ができず、故障診断に
支障があった。
本発明は上記問題点に鑑み、４１５変換部の動作を監視
するようにした４１５変換回路を提供することを目的と
する。
するようにした４１５変換回路を提供することを目的と
する。
（課題を解決するための手段）
本発明は前記問題点を解決するために、４本の伝送路の
データを受信し、それらの５タイムスロット毎のデータ
を取出して該タイムスロットを空きタイムスロットとし
た各データよりなる４本の伝送路を作成するとともに、
前記取出したデータを各タイムスロットのデータとした
新たな１本の伝送路を追加して作成する４１５変換回路
において、受信した前記４本の伝送路の取出し対象のタ
イムスロットの並列データについて共通の伝送ビットの
進行に応じて当該伝送ビット以前の全部の２値データに
対応したパリティを生成するパリティ発生回路と、前記
新たな伝送路における当該取出された直列のデータにつ
いて伝送ビットの進行に応じてその２値データに対応さ
せたパリティを生成し、その終端ビットのデータを受け
て生成したパリティと前記パリティ発生回路が終端ビッ
トのデー多を受けて生成したパリティとを比較してパリ
ティチェックするパリティチェック回路とを備えた。
データを受信し、それらの５タイムスロット毎のデータ
を取出して該タイムスロットを空きタイムスロットとし
た各データよりなる４本の伝送路を作成するとともに、
前記取出したデータを各タイムスロットのデータとした
新たな１本の伝送路を追加して作成する４１５変換回路
において、受信した前記４本の伝送路の取出し対象のタ
イムスロットの並列データについて共通の伝送ビットの
進行に応じて当該伝送ビット以前の全部の２値データに
対応したパリティを生成するパリティ発生回路と、前記
新たな伝送路における当該取出された直列のデータにつ
いて伝送ビットの進行に応じてその２値データに対応さ
せたパリティを生成し、その終端ビットのデータを受け
て生成したパリティと前記パリティ発生回路が終端ビッ
トのデー多を受けて生成したパリティとを比較してパリ
ティチェックするパリティチェック回路とを備えた。
（作 用）
本発明によれば、パリティ発生回路は、４１５変換前の
４本の伝送路において５タイムスロット毎の並列のタイ
ムスロットに配置されたデータについて、その終端ビッ
トのデータを受けたときに、前記並列の全２値データに
対応させた値のパリティを生成し、４１５変換後におい
ては、パリティチェック回路が、直列に変換された１本
の伝送路における終端ビットのデータを受けたとき前記
直列の全２値データに対応させた値のパリティを生成し
て、該パリティと前記パリティ発生回路によるパリティ
とが比較されてパリティチェックされる。
４本の伝送路において５タイムスロット毎の並列のタイ
ムスロットに配置されたデータについて、その終端ビッ
トのデータを受けたときに、前記並列の全２値データに
対応させた値のパリティを生成し、４１５変換後におい
ては、パリティチェック回路が、直列に変換された１本
の伝送路における終端ビットのデータを受けたとき前記
直列の全２値データに対応させた値のパリティを生成し
て、該パリティと前記パリティ発生回路によるパリティ
とが比較されてパリティチェックされる。
（実施例）
第１図は本発明の一実施例を示す４１５変換回路のブロ
ック図、第３図は第１図の回路のパリティチェック部の
詳細図、第４図は第１図の回路の動作説明図、第５図は
第３図の回路の動作を示すタイミングチャートである。
ック図、第３図は第１図の回路のパリティチェック部の
詳細図、第４図は第１図の回路の動作説明図、第５図は
第３図の回路の動作を示すタイミングチャートである。
第１図においては、第２図と同等の部分には同一の符号
を付して示している。
を付して示している。
ＰＧＴは４１５変換部ＴＲを監視するためのパリティを
発生するパリティ発生回路で、排他的オアゲートＥＸＩ
〜ＥＸ４、Ｄ型フリップフロップＦｌ、Ｆ２よりなる。
発生するパリティ発生回路で、排他的オアゲートＥＸＩ
〜ＥＸ４、Ｄ型フリップフロップＦｌ、Ｆ２よりなる。
ＰＣＴは４１５変換部ＴＲを監視するパリティチェック
回路で、パリティ発生部をなす排他的オアゲートＥＸ５
、Ｄ型フリップフロップＦ３と、パリティチェック部を
なす排他的オアゲートＥＸ８、アンドゲートＡＮＤより
なる。
回路で、パリティ発生部をなす排他的オアゲートＥＸ５
、Ｄ型フリップフロップＦ３と、パリティチェック部を
なす排他的オアゲートＥＸ８、アンドゲートＡＮＤより
なる。
排他的オアゲートＥＸＩ、ＥＸ２．ＥＸ３の組は、後記
するクロック８ＭＣＬＫ毎に入力側のハイウェイＩ Ｈ
ＷＩ〜Ｉ ＨＷ４の２値データを受けて、その都度、“
１”の数が奇数のとき排他的オアゲートＥＸ３から“１
”を出力し、偶数のとき“０”を出力する。フリップフ
ロップＦ１は、番号１〜５のタイムスロットの直前でリ
セット信号Ｒ１によりリセットされ、引続き ８．１９
２Ｍビット／ ｓｅｅのクロック８ＭＣＬＫ毎に排他的
オアゲートＥＸ４のデータを出力し、排他的オアゲート
ＥＸ４はフリップフロップＦｌの出力と排他的オアゲー
トＥＸ３のデータとを比較する。その結果、排他的オア
ゲートＥＸ３の２値データが前状態と同一のときはフリ
ップフロップの出力は“０“になり、異なるときは“１
″になるので、ハイウェイＩ ＨＷＩの番号１−５によ
るタイムスロットの終端においては、番号１−５〜４−
５の全データについて“１“の数が偶数のときは“０”
、奇数のときは“１″になる。フリップフロップＦ２は
、番号１−５のタイムスロットの終端におけるクロック
ＣＬＫＡによって前記発生したパリティを排他的オアゲ
ートＥＸ８に与える。
するクロック８ＭＣＬＫ毎に入力側のハイウェイＩ Ｈ
ＷＩ〜Ｉ ＨＷ４の２値データを受けて、その都度、“
１”の数が奇数のとき排他的オアゲートＥＸ３から“１
”を出力し、偶数のとき“０”を出力する。フリップフ
ロップＦ１は、番号１〜５のタイムスロットの直前でリ
セット信号Ｒ１によりリセットされ、引続き ８．１９
２Ｍビット／ ｓｅｅのクロック８ＭＣＬＫ毎に排他的
オアゲートＥＸ４のデータを出力し、排他的オアゲート
ＥＸ４はフリップフロップＦｌの出力と排他的オアゲー
トＥＸ３のデータとを比較する。その結果、排他的オア
ゲートＥＸ３の２値データが前状態と同一のときはフリ
ップフロップの出力は“０“になり、異なるときは“１
″になるので、ハイウェイＩ ＨＷＩの番号１−５によ
るタイムスロットの終端においては、番号１−５〜４−
５の全データについて“１“の数が偶数のときは“０”
、奇数のときは“１″になる。フリップフロップＦ２は
、番号１−５のタイムスロットの終端におけるクロック
ＣＬＫＡによって前記発生したパリティを排他的オアゲ
ートＥＸ８に与える。
排他的オアゲートＥＸ５とフリップフロップＦ３との組
は、排他的オアゲートＥＸ４とフリップフロップＦ１と
の組と同様な構成である。フリップフロップＦ３は出力
側のハイウェイ０ＨＷ５における番号１−５のタイムス
ロットの直前でリセット信号Ｒ２によってリセットされ
、引続き、排他的オアゲー）ＥＸ５が８ＭＣＬＫ毎にハ
イウェイ０ＨＷ５のデータを順次比較して、“１”の数
が奇数のときはフリップフロップＦ３から“１″のパリ
ティを出力し、偶数のときは“０”のパリティを出力す
る。そして、番号４−５のタイムスロットの終端におい
ては番号１−５〜４−５の全ての２値データに対応させ
た“１“または“０”のパリティを出力する。
は、排他的オアゲートＥＸ４とフリップフロップＦ１と
の組と同様な構成である。フリップフロップＦ３は出力
側のハイウェイ０ＨＷ５における番号１−５のタイムス
ロットの直前でリセット信号Ｒ２によってリセットされ
、引続き、排他的オアゲー）ＥＸ５が８ＭＣＬＫ毎にハ
イウェイ０ＨＷ５のデータを順次比較して、“１”の数
が奇数のときはフリップフロップＦ３から“１″のパリ
ティを出力し、偶数のときは“０”のパリティを出力す
る。そして、番号４−５のタイムスロットの終端におい
ては番号１−５〜４−５の全ての２値データに対応させ
た“１“または“０”のパリティを出力する。
排他的オアゲートＥＸＩ３は、フリップフ口ップＦ２と
Ｆ３から出力される各パリティを比較して、異なるとき
はパリティアラームを出力する。ＡＮＤはマスク用のゲ
ートで、空きタイムスロットＢ１１ｎｋの直前において
マスク信号ＭＳＮを受けて、このときの排他的オアゲー
トＥＸ６の出力を有効にし、他を無効にして、当該マス
ク信号ＭＳＫのタイミングでパリティアラームを出力す
る。
Ｆ３から出力される各パリティを比較して、異なるとき
はパリティアラームを出力する。ＡＮＤはマスク用のゲ
ートで、空きタイムスロットＢ１１ｎｋの直前において
マスク信号ＭＳＮを受けて、このときの排他的オアゲー
トＥＸ６の出力を有効にし、他を無効にして、当該マス
ク信号ＭＳＫのタイミングでパリティアラームを出力す
る。
（発明の効果）
以上説明したように本発明によれば、４１５変換回路の
入力側の４本の１本の伝送路の取出し対象のタイムスロ
ットの全２値データに対応させたパリティを発生させ、
出力側の伝送路についても前記１本の伝送路に配分され
た前記取出し対象の全データに対応させたパリティを発
生させ、両パリティを比較してパリティチェックするよ
うにしたので、４１５変換によるデータ誤りが検出され
て、４１５変換回路を正確且つ迅速に故障診断すること
ができる。
入力側の４本の１本の伝送路の取出し対象のタイムスロ
ットの全２値データに対応させたパリティを発生させ、
出力側の伝送路についても前記１本の伝送路に配分され
た前記取出し対象の全データに対応させたパリティを発
生させ、両パリティを比較してパリティチェックするよ
うにしたので、４１５変換によるデータ誤りが検出され
て、４１５変換回路を正確且つ迅速に故障診断すること
ができる。
第１図は本発明の実施例を示す４１５変換回路のブロッ
ク図、第２図は従来の４１５変換回路のブロック図、第
３図は第１図の回路のパリティチェック部の詳細図、第
４図は第１図の回路の動作説明図、第５図は第３図の回
路の動作を示すタイミングチャートである。 ＴＲ・・・４１５変換部 ＰＧＴ・・・パリティ発生回路 ＰＣＴ・・・パリティチェック回路 Ｉ Ｉ（Ｗｌ〜Ｉ ＨＷ５・・・入力側のハイウェイ０
ＨＷＩ〜０ＨＷ４・・・出力側のハイウェイ特許出願人
沖電気工業株式会社 日本電信電話株式会社 代理人 弁理士 吉 １）精 孝
ク図、第２図は従来の４１５変換回路のブロック図、第
３図は第１図の回路のパリティチェック部の詳細図、第
４図は第１図の回路の動作説明図、第５図は第３図の回
路の動作を示すタイミングチャートである。 ＴＲ・・・４１５変換部 ＰＧＴ・・・パリティ発生回路 ＰＣＴ・・・パリティチェック回路 Ｉ Ｉ（Ｗｌ〜Ｉ ＨＷ５・・・入力側のハイウェイ０
ＨＷＩ〜０ＨＷ４・・・出力側のハイウェイ特許出願人
沖電気工業株式会社 日本電信電話株式会社 代理人 弁理士 吉 １）精 孝
Claims (1)
- 【特許請求の範囲】 ４本の伝送路のデータを受信し、それらの５タイムスロ
ット毎のデータを取出して該タイムスロットを空きタイ
ムスロットとした各データよりなる４本の伝送路を作成
するとともに、前記取出したデータを各タイムスロット
のデータとした新たな１本の伝送路を追加して作成する
４／５変換回路において、 受信した前記４本の伝送路の取出し対象のタイムスロッ
トの並列データについて共通の伝送ビットの進行に応じ
て当該伝送ビット以前の全部の２値データに対応したパ
リテイを生成するパリテイ発生回路と、 前記新たな伝送路における当該取出された直列のデータ
について伝送ビットの進行に応じてその２値データに対
応させたパリテイを生成し、その終端ビットのデータを
受けて生成したパリテイと前記パリテイ発生回路が終端
ビットのデータを受けて生成したパリテイとを比較して
パリテイチェックするパリテイチェック回路とを備えた ことを特徴とする４／５変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14496988A JPH01314044A (ja) | 1988-06-13 | 1988-06-13 | ４／５変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14496988A JPH01314044A (ja) | 1988-06-13 | 1988-06-13 | ４／５変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01314044A true JPH01314044A (ja) | 1989-12-19 |
Family
ID=15374407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14496988A Pending JPH01314044A (ja) | 1988-06-13 | 1988-06-13 | ４／５変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01314044A (ja) |
-
1988
- 1988-06-13 JP JP14496988A patent/JPH01314044A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6002714A (en) | Data, path and flow integrity monitor | |
| JP3333053B2 (ja) | ディジタル通信装置 | |
| US4581741A (en) | Error detection apparatus for data dependent coding circuitry | |
| JPH01314044A (ja) | ４／５変換回路 | |
| US4538271A (en) | Single parity bit generation circuit | |
| US6490317B1 (en) | Data, path and flow integrity monitor | |
| JP2735673B2 (ja) | Ｐｎパターン検出器 | |
| JP3717478B2 (ja) | ビット誤り試験方法及び装置 | |
| JP3217993B2 (ja) | パリティチェック回路 | |
| JP2920778B2 (ja) | 誤り測定装置 | |
| US4143354A (en) | Detection of errors in digital signals | |
| EP1298824B1 (en) | Method and apparatus for synchronous communication of frames of digital information | |
| JP2004153592A (ja) | パターン同期引き込み装置及びパターン同期引き込み方法 | |
| JPH01314043A (ja) | ５／４変換回路 | |
| JP5215881B2 (ja) | エラー付加装置 | |
| KR20030000234A (ko) | 무입력 고유패턴 생성장치 및 그 에러검출장치 | |
| JPH036142A (ja) | フレーム同期方式 | |
| JPS6257329A (ja) | フレ−ム同期パタ−ン検出回路 | |
| JP3422403B2 (ja) | パス監視システム | |
| JP3016280B2 (ja) | 装置内監視方式 | |
| JP2740492B2 (ja) | Ｌｓｉ間非同期データ転送回路 | |
| JPS6342978B2 (ja) | ||
| JP4538162B2 (ja) | 伝送路試験回路 | |
| JP2953977B2 (ja) | 回線障害監視回路 | |
| JPS63107241A (ja) | 誤り検出方式 |