JPS62577B2 - - Google Patents
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- JPS62577B2 JPS62577B2 JP53103943A JP10394378A JPS62577B2 JP S62577 B2 JPS62577 B2 JP S62577B2 JP 53103943 A JP53103943 A JP 53103943A JP 10394378 A JP10394378 A JP 10394378A JP S62577 B2 JPS62577 B2 JP S62577B2
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- Japan
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- substrate
- recess
- impurity region
- semiconductor
- semiconductor layer
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- Expired
Links
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Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体集積回路、特に同一基板上に
全体の厚みは均一であるが、耐圧によつて厚さの
異なるエピタキシヤル層を有する半導体装置の構
造に関するものである。
全体の厚みは均一であるが、耐圧によつて厚さの
異なるエピタキシヤル層を有する半導体装置の構
造に関するものである。
更に、本願発明に関する技術が、特開昭52−
69587号公報に開示されている。
69587号公報に開示されている。
しかし、特開昭52−69587号公報記載の技術
は、埋込層の構造について何ら考慮していない。
は、埋込層の構造について何ら考慮していない。
以下、本発明を実施例を参照して詳細に説明す
る。一例として、コレクタ・エミツタ間耐圧
（BVCEO）150Vの高耐圧トランジスタとBVCEO＝
15Vの低耐圧トランジスタ（小信号）を同一基板
上に集積する場合について説明する。
る。一例として、コレクタ・エミツタ間耐圧
（BVCEO）150Vの高耐圧トランジスタとBVCEO＝
15Vの低耐圧トランジスタ（小信号）を同一基板
上に集積する場合について説明する。
まず、必要なエピタキシヤル層の比抵抗ρEPと
厚さｔEPついて述べる。上記仕様の高耐圧トラン
ジスタを形成するためには、そのトランジスタの
直流電流増幅率ｈFEの最大値を200とすると、ρE
Ｐは12Ωcm以上必要であり、製造プロセス上の余
裕を見て15Ωcmとする。この時のエピタキシヤル
層の厚さは、ベース・コレクタ逆バイアス150V
で延びる空乏層の厚み等を考慮して30μｍとな
る。また、低耐圧トランジスタを形成するエピタ
キシヤル層の厚みを同様にして求めると、10μｍ
あれば充分である。
厚さｔEPついて述べる。上記仕様の高耐圧トラン
ジスタを形成するためには、そのトランジスタの
直流電流増幅率ｈFEの最大値を200とすると、ρE
Ｐは12Ωcm以上必要であり、製造プロセス上の余
裕を見て15Ωcmとする。この時のエピタキシヤル
層の厚さは、ベース・コレクタ逆バイアス150V
で延びる空乏層の厚み等を考慮して30μｍとな
る。また、低耐圧トランジスタを形成するエピタ
キシヤル層の厚みを同様にして求めると、10μｍ
あれば充分である。
第１図に従つて上記仕様の構造を、本発明の製
造プロセスを用いて形成する場合について説明す
る。第１図は結晶方位（100）の表面をもつシ
リコン基板１上に酸化膜２を形成したのち、この
酸化膜２に結晶軸方向＜100＞に平行な辺のみか
らなる矩形の窓をホトエツチング技術を用いて開
けた断面構造図である。以下同じ番号は同一物を
指示する。
造プロセスを用いて形成する場合について説明す
る。第１図は結晶方位（100）の表面をもつシ
リコン基板１上に酸化膜２を形成したのち、この
酸化膜２に結晶軸方向＜100＞に平行な辺のみか
らなる矩形の窓をホトエツチング技術を用いて開
けた断面構造図である。以下同じ番号は同一物を
指示する。
同図で、異方性エツチング液を用いて約20μ
ｍの深さの凹み部２１を基板に形成する。エツチ
ング液はKOH20wt％水溶液にイソプロピルアル
コールと、エツチング面にピラミツド状の突起が
現われるのを防ぐための界面活性剤FC−95等を
混合したもので、KOH300ｇ、純水1200c.c.、イソ
プロピルアルコール300c.c.、FC−95の0.1％水溶
液25c.c.で作成した。20μｍエツチングするには、
この混合エツチング液を用いて液温70℃で約50分
を要する。
ｍの深さの凹み部２１を基板に形成する。エツチ
ング液はKOH20wt％水溶液にイソプロピルアル
コールと、エツチング面にピラミツド状の突起が
現われるのを防ぐための界面活性剤FC−95等を
混合したもので、KOH300ｇ、純水1200c.c.、イソ
プロピルアルコール300c.c.、FC−95の0.1％水溶
液25c.c.で作成した。20μｍエツチングするには、
この混合エツチング液を用いて液温70℃で約50分
を要する。
次に同図では、上記のような凹み部を形成し
たのちに、埋め込みn+拡散層３を形成する。
たのちに、埋め込みn+拡散層３を形成する。
なお、埋込み拡散層３は凹部周辺の基板表面に
延在する部分３１を有するようにする。次にｎ型
エピタキシヤル層４を30μｍ成長させ、さらに基
板の凹部が転写されたエピタキシアル層の凹み部
４１のみにエツチングマスキング材の酸化膜４２
を通常のホトエツチング形成している。このと
き、酸化膜４２は同図破線のように５〜10μｍ程
度は凹み部上部にかかつた部分があつてもよい。
延在する部分３１を有するようにする。次にｎ型
エピタキシヤル層４を30μｍ成長させ、さらに基
板の凹部が転写されたエピタキシアル層の凹み部
４１のみにエツチングマスキング材の酸化膜４２
を通常のホトエツチング形成している。このと
き、酸化膜４２は同図破線のように５〜10μｍ程
度は凹み部上部にかかつた部分があつてもよい。
第１図で、異方性エツチング液を用い低耐圧
側エピタキシヤル層をエツチングして、表面を平
坦にする。これでエピタキシヤル層は高耐圧部で
30μｍ、低耐圧部で10μｍの厚さとなる。エツチ
ング液はKOH40wt％水溶液を用い、液温70℃で
約30分行なう。
側エピタキシヤル層をエツチングして、表面を平
坦にする。これでエピタキシヤル層は高耐圧部で
30μｍ、低耐圧部で10μｍの厚さとなる。エツチ
ング液はKOH40wt％水溶液を用い、液温70℃で
約30分行なう。
平坦化を行なつた後、のエツチング工程で残
つた酸化膜４２を除去する。表面酸化を行ないエ
ピタキシヤル層表面にSiO2膜（図示せず）を形
成し、ホトエツチングでアイソレーシヨン拡散用
の窓をSiO2膜に開ける。アイソレーシヨン用Ｐ
型拡散層５で第１図のように高耐圧部１０１と
低耐圧部１０２が分離され、以後は通常のリニア
集積回路の製造工程で行ない、同図のごとき構造
の集積回路が形成される。６は部分３１で埋込み
層３と結ばれるコレクタ打ち抜きn+拡散層、７
はＰ型ベース拡散層、８はｎ型エミツタ拡散層で
ある。
つた酸化膜４２を除去する。表面酸化を行ないエ
ピタキシヤル層表面にSiO2膜（図示せず）を形
成し、ホトエツチングでアイソレーシヨン拡散用
の窓をSiO2膜に開ける。アイソレーシヨン用Ｐ
型拡散層５で第１図のように高耐圧部１０１と
低耐圧部１０２が分離され、以後は通常のリニア
集積回路の製造工程で行ない、同図のごとき構造
の集積回路が形成される。６は部分３１で埋込み
層３と結ばれるコレクタ打ち抜きn+拡散層、７
はＰ型ベース拡散層、８はｎ型エミツタ拡散層で
ある。
本発明の半導体装置では、高耐圧部の島領域４
０１のコレクタ埋込み拡散層３が凹部周辺の基板
表面上に延在しているため、コレクタ打ち抜き
n+拡散層６を低耐圧部の島領域４０２のものと
同一工程で簡単に形成できる。又、コレクタ打ち
抜きn+拡散層を薄いエピタキシヤル層に形成で
きるため、占有面積も不必要に大きくする必要も
なくなり、集積回路の集積密度に悪影響を与える
ことがない。
０１のコレクタ埋込み拡散層３が凹部周辺の基板
表面上に延在しているため、コレクタ打ち抜き
n+拡散層６を低耐圧部の島領域４０２のものと
同一工程で簡単に形成できる。又、コレクタ打ち
抜きn+拡散層を薄いエピタキシヤル層に形成で
きるため、占有面積も不必要に大きくする必要も
なくなり、集積回路の集積密度に悪影響を与える
ことがない。
以上に述べた様に、本発明の半導体装置では、
コレクタ抵抗の低減のためのコレクタ埋込み層を
基板の凹部周辺の表面領域に設けたことを特徴と
するものである。
コレクタ抵抗の低減のためのコレクタ埋込み層を
基板の凹部周辺の表面領域に設けたことを特徴と
するものである。
第１図は、本発明の半導体装置の一実施例の製
造工程を素子断面図で示すものである。 １：Ｐ型Si基板２：SiO2膜３：n+型コレクタ
埋込み層４：ｎ型Siエピタキシヤル層、６：n+コ
レクタ打抜き層。
造工程を素子断面図で示すものである。 １：Ｐ型Si基板２：SiO2膜３：n+型コレクタ
埋込み層４：ｎ型Siエピタキシヤル層、６：n+コ
レクタ打抜き層。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板と、該基板に設けら
れた凹みと、該凹みの表面領域に設けられた基板
と反対導電型の第１の不純物領域と、前記凹みを
埋めるとともに前記基板表面上に設けられ、表面
がほぼ平坦な半導体層とを有する半導体装置にお
いて、 上記凹み部分に対応する位置に少なくとも１つ
の高耐圧素子が設けられており、 上記凹み部分以外に対応する位置には少なくと
も１つの低耐圧素子が設けられており、 上記第１の不純物領域は上記半導体層が設けら
れる以前に上記凹み周辺部の上記基板表面領域に
延在するように設けられてなり、 かつ上記半導体層表面から上記半導体基板に向
つて設けられた上記半導体基板と逆導電型の第２
の不純物領域と上記第１の不純物領域は接触して
いることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10394378A JPS5457877A (en) | 1978-08-28 | 1978-08-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10394378A JPS5457877A (en) | 1978-08-28 | 1978-08-28 | Semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12347477A Division JPS5457865A (en) | 1977-10-17 | 1977-10-17 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5457877A JPS5457877A (en) | 1979-05-10 |
| JPS62577B2 true JPS62577B2 (ja) | 1987-01-08 |
Family
ID=14367517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10394378A Granted JPS5457877A (en) | 1978-08-28 | 1978-08-28 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5457877A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5630737A (en) * | 1979-08-21 | 1981-03-27 | Seiko Epson Corp | Semiconductor ic circuit |
-
1978
- 1978-08-28 JP JP10394378A patent/JPS5457877A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5457877A (en) | 1979-05-10 |
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