JPS6257930B2 - - Google Patents
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- Publication number
- JPS6257930B2 JPS6257930B2 JP54172199A JP17219979A JPS6257930B2 JP S6257930 B2 JPS6257930 B2 JP S6257930B2 JP 54172199 A JP54172199 A JP 54172199A JP 17219979 A JP17219979 A JP 17219979A JP S6257930 B2 JPS6257930 B2 JP S6257930B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- sine
- circuit
- gate
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Transmission And Conversion Of Sensor Element Output (AREA)
Description
【発明の詳細な説明】
本発明は、ポジシヨンエンコーダ、レーザ干渉
計などの如く、検出器が位置変化に応じて位相の
90度異なる２つの正弦信号を出力する装置に用い
られ、該正弦信号をさらに分割して読取る装置に
関する。
計などの如く、検出器が位置変化に応じて位相の
90度異なる２つの正弦信号を出力する装置に用い
られ、該正弦信号をさらに分割して読取る装置に
関する。
従来用いられているポジシヨンエンコーダの信
号の分割読取装置としては、検出器から得られる
位相の90度異なる２つの正弦信号を抵抗アレーに
印加することにより種々の位相の正弦信号を形成
し、これらの信号のゼロクロス点をすべて計数す
るものが知られている。
号の分割読取装置としては、検出器から得られる
位相の90度異なる２つの正弦信号を抵抗アレーに
印加することにより種々の位相の正弦信号を形成
し、これらの信号のゼロクロス点をすべて計数す
るものが知られている。
しかしながら、このような従来の分割読取装置
は、分割数を多くする為に数多くのゼロ検出回路
が必要となり、従つて回路構成が複雑になるとい
う欠点があつた。
は、分割数を多くする為に数多くのゼロ検出回路
が必要となり、従つて回路構成が複雑になるとい
う欠点があつた。
本発明の目的は、回路構成の簡単な分割読取装
置を提供することにある。
置を提供することにある。
以下、図面に示した実施例に基づいて本発明を
説明する。
説明する。
以下の実施例においては、具体的に話を進める
為に、本発明の分割読取装置をリニアエンコーダ
に応用した例にて説明する。リニアエンコーダで
は通常、方向別弁の為に、検出器の出力として互
いに位相の90度異なる２つの正弦電圧を得ること
ができる。
為に、本発明の分割読取装置をリニアエンコーダ
に応用した例にて説明する。リニアエンコーダで
は通常、方向別弁の為に、検出器の出力として互
いに位相の90度異なる２つの正弦電圧を得ること
ができる。
第１図は本発明の分割読取の原理を示す回路図
であつて、ゼロ検出回路２，４は上述の検出器か
ら得られた２つの正弦電圧e0，e90（e90はe0に対
し90度位相の進んだ正弦電圧である）を入力して
0Vを基準として矩形電圧に波形整形する為のも
のである。ゲート回路６は、電圧e0に対応した矩
形電圧の立上りと立下りにてパルスを形成すると
共に電圧e0とe90とに夫々対応した２つの矩形電
圧の関係からエンコーダの主スケールの移動方向
を弁別し、正方向の移動の時、up―downカウン
タ８のup入力ａに接続される端子にパルスを出
力し、逆方向の移動の時、up―downカウンタ８
のdown入力ｂに接続される端子にパルスを出力
する。従つて、カウンタ８の計数パルスの数は、
初期位置からの主スケールの変位に対応する。ま
た電圧e0の半周期が主スケール上の１μに対応す
る如く構成されているとすれば、カウンタ８の計
数内容ｎによつて主スケールの変位はｎμである
ことがわかる。このような構成は、従来のリニア
エンコーダの計数回路として良く知られているも
のである。
であつて、ゼロ検出回路２，４は上述の検出器か
ら得られた２つの正弦電圧e0，e90（e90はe0に対
し90度位相の進んだ正弦電圧である）を入力して
0Vを基準として矩形電圧に波形整形する為のも
のである。ゲート回路６は、電圧e0に対応した矩
形電圧の立上りと立下りにてパルスを形成すると
共に電圧e0とe90とに夫々対応した２つの矩形電
圧の関係からエンコーダの主スケールの移動方向
を弁別し、正方向の移動の時、up―downカウン
タ８のup入力ａに接続される端子にパルスを出
力し、逆方向の移動の時、up―downカウンタ８
のdown入力ｂに接続される端子にパルスを出力
する。従つて、カウンタ８の計数パルスの数は、
初期位置からの主スケールの変位に対応する。ま
た電圧e0の半周期が主スケール上の１μに対応す
る如く構成されているとすれば、カウンタ８の計
数内容ｎによつて主スケールの変位はｎμである
ことがわかる。このような構成は、従来のリニア
エンコーダの計数回路として良く知られているも
のである。
一方、正弦電圧e0，e90は夫々Ａ―Ｄコンバー
タ１０，１２にてデジタル信号ｅD0，ｅD90に変
換された後、割算回路１４でｅＤ０／ｅＤ９０が演算さ
れ出力 される。演算回路１６はtan-1ｅＤ０／ｅＤ９０を演算
する。
タ１０，１２にてデジタル信号ｅD0，ｅD90に変
換された後、割算回路１４でｅＤ０／ｅＤ９０が演算さ
れ出力 される。演算回路１６はtan-1ｅＤ０／ｅＤ９０を演算
する。
換算回路１８は、正弦電圧の半周期（180度）を
いくつに分割するかによりあらかじめ設定された
丸め幅に従つて演算回路１６の出力であるtan-1
ｅＤ０／ｅＤ９０を換算した信号を出力する（すなわち
、正弦 電圧の半周期が内挿されたことになる）。例え
ば、第２図に示した如く半周期を10分割する場合
には丸め幅が18度となり、従つて換算回路１８は
tan-1ｅＤ０／ｅＤ９０が０度〜18度の時は０、18度〜3
6度の 時は１、36度〜54度の時は２……という如く18度
毎に０〜９に対応したデジタル信号を出力する。
半周期（180度）が１μに相当すれば、これらの
信号のオーダーは0.1μに相当する。加算回路２
０は、カウンタ８の計数内容に換算回路１８の出
力を加算して表示器２２の駆動信号とする。従つ
て、換算回路１８の出力をｍ（０≦ｍ≦９）とす
れば、表示回路２２には（ｎ＋0.1m）μと表示
される。従つて読取精度が一桁向上したことにな
る。なお、以上の説明で用いた演算回路１６及び
換算回路１８はROMに比ｅＤ０／ｅＤ９０と、該比に対
応す る０〜９までの値とを対応させて記憶させてお
き、割算回路１４からの値をROMの番地指定デ
ータとして用いる如く成すこともできる。さら
に、電圧e0とe90との間でアナログ的に比を演算
した後、Ａ―Ｄ変換し処理を行なうこともでき
る。
いくつに分割するかによりあらかじめ設定された
丸め幅に従つて演算回路１６の出力であるtan-1
ｅＤ０／ｅＤ９０を換算した信号を出力する（すなわち
、正弦 電圧の半周期が内挿されたことになる）。例え
ば、第２図に示した如く半周期を10分割する場合
には丸め幅が18度となり、従つて換算回路１８は
tan-1ｅＤ０／ｅＤ９０が０度〜18度の時は０、18度〜3
6度の 時は１、36度〜54度の時は２……という如く18度
毎に０〜９に対応したデジタル信号を出力する。
半周期（180度）が１μに相当すれば、これらの
信号のオーダーは0.1μに相当する。加算回路２
０は、カウンタ８の計数内容に換算回路１８の出
力を加算して表示器２２の駆動信号とする。従つ
て、換算回路１８の出力をｍ（０≦ｍ≦９）とす
れば、表示回路２２には（ｎ＋0.1m）μと表示
される。従つて読取精度が一桁向上したことにな
る。なお、以上の説明で用いた演算回路１６及び
換算回路１８はROMに比ｅＤ０／ｅＤ９０と、該比に対
応す る０〜９までの値とを対応させて記憶させてお
き、割算回路１４からの値をROMの番地指定デ
ータとして用いる如く成すこともできる。さら
に、電圧e0とe90との間でアナログ的に比を演算
した後、Ａ―Ｄ変換し処理を行なうこともでき
る。
しかしながら、以上の説明で用いた回路構成で
は、正弦電圧e0のゼロクロス点を検出する回路
と、分割読取に用いる回路と、が独立しているの
で、例えば夫々の回路によりドリフト量が異なつ
ていると第３図に示した如く桁上りの位置で読取
りに不都合が生じてしまう。以下はその欠点を解
決した本発明の一実施例の説明である。第３図ａ
は正弦電圧e90であり、第３図ｂは正弦電圧e0で
ある。第３図ｃは正弦電圧e90のゼロクロス点で
波形成形された矩形電圧、第３図ｄは正弦電圧e0
のゼロクロス点で波形成形された矩形電圧であり
夫々第１図の回路２，４の出力である。第３図
ｅ，ｆは第３図ｃ，ｄの立上り、立下りで生ずる
パルスである。第３図ｇは第１図のカウンタ８の
計数値である。第３図ｈ，ｉは夫々第３図ｂの半
周期を分割した場合の値であつて、第３図ｈは第
３図ｇに対して基準位置が左へずれた場合、第３
図ｉは第３図ｇに対して基準位置が右へずれた場
合の例である。すなわち、分割した最小桁の読取
が第３図ｈの如く成つている場合全体の読取は、
位置Ａでは9999であり、位置Ｂでは9990であり、
位置Ｃでは0000であつて、位置Ｂにおける9990な
る読取値は無意味な値となつてしまう。また、分
割した最小桁の読取が第３図ｉの如く成つている
場合、位置Ａでは9998であり、位置Ｂでは9999で
あり位置Ｃでは0009であり位置Ｃにおける0009な
る読取値は無意味な値となつてしまう。従つて表
示としては、第３図ｇか第３図ｈ（もしくはｉ）
のどちらか一方を基準として他方の値を修正して
おかないと、デジタル表示の意味が無くなつてし
まう。第４図及び第５図は第３図ｈ、すなわち最
小桁の値を基準として、第３図ｇの読みを修正す
る例である。第４図の回路で第１図のそれと異な
る点は、カウンタの機能を後述の如く変えた点
と、ゲート回路３０を付加した点にあり、他は第
１図と同様であるので同じ部分の説明は省略す
る。第４図のブロツク３０，８０を第５図によつ
て詳述する。第５図において、ゲート５０は換算
回路１８の出力が、０〜４の時上側の出力端子に
Ｈの信号を、５〜９の時下側の出力端子にＨの信
号を夫々出力する。ゲート５１は排他的論理和ゲ
ートであり、ゼロ検出回路２，４からの信号レベ
ルが異なる時にのみＨの信号を出力する。ゲート
５２は、ゲート５０の上側の出力端子とゲート５
１の出力端子とに生じた信号を入力し、２つの入
力信号がＨの時はＨの信号を出力する。ワンシヨ
ツト回路５４はゲート５２の出力がＨとなるとパ
ルスを１つ出力し、プリセツトカウンタ８２の計
数内容を１つ増加させる。一方、ゲート５３は、
ゲート５０の下側の出力端子とゲート５１の２つ
の出力端子とに生じた信号を入力し、ゲート５０
の下側の出力端子にＨの信号が、またゲート５１
の出力端子に夫々Ｌの信号が生じた時にＨの信号
を出力する、ワンシヨツト回路５５はゲート５３
の出力がＨとなるとパルスを１つ出力し、プリセ
ツトカウンタ８２の計数内容を１つ減ずる。カウ
ンタ８０は各桁に対応したカウンタ８１ａ，８１
ｂ，８１ｃを有し、第１図のゲート回路６からの
パルスが順次計数されている。なお付記すればこ
のカウンタ８１ａ〜８１ｃは第１図のカウンタ８
に対応する。プリセツトカウンタ８２は、これら
カウンタ８１ａ，８１ｂ，８１ｃの内容を並列的
に入力されている。このような構成であるから、
例えば第３図Ｂの位置で、換算回路１８の出力が
第３図ｈの如く０であつた場合を仮定する。この
時、カウンタ８１ａは９、カウンタ８１ｂは９、
カウンタ８１ｃは９を夫々計数している。ゼロ検
出回路２，４の出力は夫々Ｌ、Ｈであるからゲー
ト５１はＨの信号を出力する。一方、換算回路１
８の出力は０であるからゲート５０の上側端子へ
の出力はＨとなり、ゲート５２の出力はＨ、従つ
てプリセツトカウンタ８２はパルスを１つ計数
し、その計数内容は000となる。従つて、この場
合には第３図の位置Ａでは9999、位置Ｂでは
0000、位置Ｃでも0000となり計数値が連続する。
また例えば第３図Ｃの位置で換算回路１８の出力
が第３図ｉの如く９であつた場合を仮定する。こ
の時カウンタ８１ａは０、カウンタ８１ｂは０、
カウンタ８１ｃは０を夫々計数している。ゼロ検
出回路２，４の出力は夫々Ｈ、Ｈであるからゲー
ト５１はＬの信号を出力する。一方、換算回路１
８の出力は９であるからゲート５０の下側端子へ
の出力はＨとなり、ゲート５３の出力はＨ、従つ
てプリセツトカウンタ８２はパルスを１つ減算
し、その計数内容は999となる。従つて、この場
合には第３図の位置Ａでは9998、位置Ｂでは
9999、位置Ｃでも9999となり計数値が連続する。
は、正弦電圧e0のゼロクロス点を検出する回路
と、分割読取に用いる回路と、が独立しているの
で、例えば夫々の回路によりドリフト量が異なつ
ていると第３図に示した如く桁上りの位置で読取
りに不都合が生じてしまう。以下はその欠点を解
決した本発明の一実施例の説明である。第３図ａ
は正弦電圧e90であり、第３図ｂは正弦電圧e0で
ある。第３図ｃは正弦電圧e90のゼロクロス点で
波形成形された矩形電圧、第３図ｄは正弦電圧e0
のゼロクロス点で波形成形された矩形電圧であり
夫々第１図の回路２，４の出力である。第３図
ｅ，ｆは第３図ｃ，ｄの立上り、立下りで生ずる
パルスである。第３図ｇは第１図のカウンタ８の
計数値である。第３図ｈ，ｉは夫々第３図ｂの半
周期を分割した場合の値であつて、第３図ｈは第
３図ｇに対して基準位置が左へずれた場合、第３
図ｉは第３図ｇに対して基準位置が右へずれた場
合の例である。すなわち、分割した最小桁の読取
が第３図ｈの如く成つている場合全体の読取は、
位置Ａでは9999であり、位置Ｂでは9990であり、
位置Ｃでは0000であつて、位置Ｂにおける9990な
る読取値は無意味な値となつてしまう。また、分
割した最小桁の読取が第３図ｉの如く成つている
場合、位置Ａでは9998であり、位置Ｂでは9999で
あり位置Ｃでは0009であり位置Ｃにおける0009な
る読取値は無意味な値となつてしまう。従つて表
示としては、第３図ｇか第３図ｈ（もしくはｉ）
のどちらか一方を基準として他方の値を修正して
おかないと、デジタル表示の意味が無くなつてし
まう。第４図及び第５図は第３図ｈ、すなわち最
小桁の値を基準として、第３図ｇの読みを修正す
る例である。第４図の回路で第１図のそれと異な
る点は、カウンタの機能を後述の如く変えた点
と、ゲート回路３０を付加した点にあり、他は第
１図と同様であるので同じ部分の説明は省略す
る。第４図のブロツク３０，８０を第５図によつ
て詳述する。第５図において、ゲート５０は換算
回路１８の出力が、０〜４の時上側の出力端子に
Ｈの信号を、５〜９の時下側の出力端子にＨの信
号を夫々出力する。ゲート５１は排他的論理和ゲ
ートであり、ゼロ検出回路２，４からの信号レベ
ルが異なる時にのみＨの信号を出力する。ゲート
５２は、ゲート５０の上側の出力端子とゲート５
１の出力端子とに生じた信号を入力し、２つの入
力信号がＨの時はＨの信号を出力する。ワンシヨ
ツト回路５４はゲート５２の出力がＨとなるとパ
ルスを１つ出力し、プリセツトカウンタ８２の計
数内容を１つ増加させる。一方、ゲート５３は、
ゲート５０の下側の出力端子とゲート５１の２つ
の出力端子とに生じた信号を入力し、ゲート５０
の下側の出力端子にＨの信号が、またゲート５１
の出力端子に夫々Ｌの信号が生じた時にＨの信号
を出力する、ワンシヨツト回路５５はゲート５３
の出力がＨとなるとパルスを１つ出力し、プリセ
ツトカウンタ８２の計数内容を１つ減ずる。カウ
ンタ８０は各桁に対応したカウンタ８１ａ，８１
ｂ，８１ｃを有し、第１図のゲート回路６からの
パルスが順次計数されている。なお付記すればこ
のカウンタ８１ａ〜８１ｃは第１図のカウンタ８
に対応する。プリセツトカウンタ８２は、これら
カウンタ８１ａ，８１ｂ，８１ｃの内容を並列的
に入力されている。このような構成であるから、
例えば第３図Ｂの位置で、換算回路１８の出力が
第３図ｈの如く０であつた場合を仮定する。この
時、カウンタ８１ａは９、カウンタ８１ｂは９、
カウンタ８１ｃは９を夫々計数している。ゼロ検
出回路２，４の出力は夫々Ｌ、Ｈであるからゲー
ト５１はＨの信号を出力する。一方、換算回路１
８の出力は０であるからゲート５０の上側端子へ
の出力はＨとなり、ゲート５２の出力はＨ、従つ
てプリセツトカウンタ８２はパルスを１つ計数
し、その計数内容は000となる。従つて、この場
合には第３図の位置Ａでは9999、位置Ｂでは
0000、位置Ｃでも0000となり計数値が連続する。
また例えば第３図Ｃの位置で換算回路１８の出力
が第３図ｉの如く９であつた場合を仮定する。こ
の時カウンタ８１ａは０、カウンタ８１ｂは０、
カウンタ８１ｃは０を夫々計数している。ゼロ検
出回路２，４の出力は夫々Ｈ、Ｈであるからゲー
ト５１はＬの信号を出力する。一方、換算回路１
８の出力は９であるからゲート５０の下側端子へ
の出力はＨとなり、ゲート５３の出力はＨ、従つ
てプリセツトカウンタ８２はパルスを１つ減算
し、その計数内容は999となる。従つて、この場
合には第３図の位置Ａでは9998、位置Ｂでは
9999、位置Ｃでも9999となり計数値が連続する。
このようにして、各回路の固有の誤差により桁
上りの位置で生ずる場合のある不連続な値は、読
取りの段階で修正することができる。
上りの位置で生ずる場合のある不連続な値は、読
取りの段階で修正することができる。
以上述べた如く、本発明の分割読取装置は、位
相が90度異なる２つの正弦信号の大きさの比をと
り、この比を例えばリニアエンコーダの主スケー
ルの変位に対応させる構成なので、回路構成が簡
単であるのみならず、換算回路、ROM等の構成
を少し変えるのみで分割数を自由に調節できる利
点があり、さらに、読取値を連続して得ることが
できる。
相が90度異なる２つの正弦信号の大きさの比をと
り、この比を例えばリニアエンコーダの主スケー
ルの変位に対応させる構成なので、回路構成が簡
単であるのみならず、換算回路、ROM等の構成
を少し変えるのみで分割数を自由に調節できる利
点があり、さらに、読取値を連続して得ることが
できる。
第１図は本発明の装置の原理を示すブロツク
図、第２図は分割の様子を説明する為の波形図、
第３図は第１図の回路において生ずる場合のある
読取誤差を説明する波形図、第４図は第１図の回
路に読取誤差の補正回路を付加した実施例のブロ
ツク図、第５図は第４図のブロツク３０，８０の
詳細を示すブロツク図である。 〔主要部分の符号の説明〕 割算回路……１
４、換算回路……１８。
図、第２図は分割の様子を説明する為の波形図、
第３図は第１図の回路において生ずる場合のある
読取誤差を説明する波形図、第４図は第１図の回
路に読取誤差の補正回路を付加した実施例のブロ
ツク図、第５図は第４図のブロツク３０，８０の
詳細を示すブロツク図である。 〔主要部分の符号の説明〕 割算回路……１
４、換算回路……１８。
Claims (1)
- 【特許請求の範囲】 １ 位置変化に応じて検出器より得られる位相の
90度異なる２つの正弦信号を所定のレベルで夫々
パルス化するパルス化手段と、前記パルス化手段
によるパルスのうち、一方の正弦信号に対応した
パルスを正方向へ計数し、他方の正弦信号に対応
したパルスを負方向へ計数する計数手段と、を有
する読取装置に用いられる正弦信号の分割読取装
置において、 前記２つの正弦信号の大きさの比を演算して出
力する割算手段と、 前記割算手段の出力を前記パルス間の位置に対
応させた内挿値に変換し出力する換算手段と、 前記内挿値が内挿最大値の1/2以下である場合
に第１信号を、それ以外の場合に第２信号を出力
する第１ゲート手段と、 前記正弦信号の一方が前記所定のレベルより大
きく、且つ他方が前記所定レベルより小さい場合
に第３信号を、それ以外のときは第４信号を出力
する第２ゲート手段と、 前記第１信号と前記第３信号が共に生じると前
記計数手段の計数値に１を加算し、前記第２信号
と前記第４信号が共に生じると前記計数手段の計
数値から１を減算する補正手段と、 前記補正手段により補正された前記計数手段の
計数値と前記換算手段の内挿値とを合成し、合成
値を出力する合成手段と、 を有することを特徴とする分割読取装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17219979A JPS5696213A (en) | 1979-12-28 | 1979-12-28 | Dividing/reading circuit for sine signal |
| US06/160,534 US4346447A (en) | 1979-12-28 | 1980-06-18 | Divisional reading device for sine signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17219979A JPS5696213A (en) | 1979-12-28 | 1979-12-28 | Dividing/reading circuit for sine signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5696213A JPS5696213A (en) | 1981-08-04 |
| JPS6257930B2 true JPS6257930B2 (ja) | 1987-12-03 |
Family
ID=15937410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17219979A Granted JPS5696213A (en) | 1979-12-28 | 1979-12-28 | Dividing/reading circuit for sine signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5696213A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3231990A1 (de) * | 1982-08-27 | 1984-03-01 | Siemens AG, 1000 Berlin und 8000 München | Auswerteeinrichtung fuer einen digitalen inkrementalgeber |
| JPS6170428A (ja) * | 1984-08-14 | 1986-04-11 | ザ・プラット・アンド・フィットニー・カンパニー・インコーポレーテッド | 干渉計の分解能測定装置 |
| JPS6449914A (en) * | 1987-08-20 | 1989-02-27 | Fanuc Ltd | Signal processor for pulse encoder |
| JP2764722B2 (ja) * | 1987-09-29 | 1998-06-11 | 株式会社 ソキア | エンコーダの読取信号の内挿方法 |
| JP3208933B2 (ja) * | 1993-06-01 | 2001-09-17 | 株式会社ニコン | 位置測定装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2729697A1 (de) * | 1977-07-01 | 1979-01-04 | Heidenhain Gmbh Dr Johannes | Verfahren zur interpolation |
| JPS5418767A (en) * | 1977-07-12 | 1979-02-13 | Toshiba Corp | Digital position detector |
-
1979
- 1979-12-28 JP JP17219979A patent/JPS5696213A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5696213A (en) | 1981-08-04 |
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