JPS6258018B2 - - Google Patents
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- JPS6258018B2 JPS6258018B2 JP54080393A JP8039379A JPS6258018B2 JP S6258018 B2 JPS6258018 B2 JP S6258018B2 JP 54080393 A JP54080393 A JP 54080393A JP 8039379 A JP8039379 A JP 8039379A JP S6258018 B2 JPS6258018 B2 JP S6258018B2
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- JP
- Japan
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- bus
- data
- instruction
- accumulator
- register
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- 230000010365 information processing Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 239000000872 buffer Substances 0.000 description 2
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- 238000000034 method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
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- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Description
本発明はデータ転送用のバスを内部に有する情
報処理装置に関する。 従来、情報処理装置（以下、プロセツサと称
す）は与えられたプログラムに基づいて、種々の
マイクロインストラクシヨン（マイクロ命令）の
指示に従つて所定の処理を実行する機能を有して
おりこの実行過程である処理機能部もしくは記憶
部、入出力制御部（Ｉ／Ｏポート）等から他の制
御系（記憶部：メモリ、レジスタ、バツフア、周
辺機器、演算部等）へデータを転送するのに内部
データバスを用いている。この内部データバスに
は演算、命令データを転送するデータバスとアド
レス情報を転送するアドレスバスとがあり、以下
両者を総称して内部バスという。内部バスは通常
１本以上の複数本（例えば４本、８本等）の信号
線の組からなつており、上述のようにデータの転
送時にのみ使用される転送路であるため、この内
部バスを使用しない命令の実行中にはバス上の信
号状態が定まらなくなる。詳しくは内部バスはゲ
ートを介して各演算部、処理部、記憶部等に接続
されているがバス非使用時にはこれらのゲートが
閉じられてしまうため、バス上の電位を論理
「１」、「０」いずれかの状態に確定する制御がで
きなくなつてしまう（通常この状態をフローテイ
ング状態という）。従つて、従来ではこのフロー
テイング状態を避けるため、バスを構成する各信
号線をプル・アツプ抵抗を介して電源等に接続し
て、バス非使用時には各信号線を強制的に固定電
位レベルに設定していた。 かかる従来のバス構造では、第１に信号線を電
源に接続するためのプル・アツプ抵抗を集積回路
化もしくはチツプに外付けしなければならないた
め装置が大型化してしまうという欠点があつた。
特に抵抗を集積回路化するとその占有面積が大き
いためチツプサイズが大型化し経済的に非常に不
利である。 第２に、高速処理が望まれる情報処理装置にお
いて、内部バスを空き状態にしておくことは処理
速度の向上に大きな障害を持たらすことになる。
特に内部バスは各処理部及び記憶部（レジスタ、
バツフア等の一時記憶部も含む）等に共通に接続
されているもので、集積回路内の随所を走行する
ものであるから、各機能部との連結が極めて容易
である。従つて、バスの有効利用を計ることによ
り、処理速度及び処理能力を大きく向上せしめる
ことができる。 本発明は、上記欠点及び思想に鑑みてなされた
もので、その目的とする所は装置を大型化するこ
となく、しかもバスの有効利用を計ることにより
処理能力及び速度を大きく向上できる情報処理装
置を提供することにある。 上記目的を達成するための本発明は内部バスを
用いてプログラム処理を指示する第１の命令を解
読する第１の解読手段と、内部バスを用いること
なくプログラム処理を指示する第２の命令を解読
する第２の解読手段と、演算処理実行部と、演算
情報、命令情報等のデータの保持記憶部と、前記
第２の解読手段により前記第２の命令を解読する
と、この第２の命令の実行期間中に前記演算処理
実行部あるいは前記保持記憶部の有するデータを
前記内部バスに読み出す手段とを含む情報処理装
置を得る。 以下、図面を参照して本発明の情報処理装置の
一実施例を詳細に説明する。 第１図は本実施例の情報処理装置の要部を示す
機能ブロツク図である。 同図は、２本の内部バス１２，１３によりアキ
ユムレータ１、Ｂレジスタ２、Ｃレジスタ３、Ｄ
レジスタ４、論理演算部１０がゲート５〜９，１
１を介して相互に接続された状態を示している。
又当然のことながら、図示していないまでも情報
処理装置としては、これら回路ブロツクの他にデ
ータ保持用の他のレジスタ、カウンタ、ROM、
RAM、タイミング信号発生器、及び制御回路等
を含み、所定のバス接続により円滑なデータ処理
が遂行できるように構成されている。 同図においてアキユムレータ１は演算との関連
において主に用いられるレジスタ（データー時保
持部）で、加算データや被加算データあるいは加
算結果データ等が保持されるレジスタとして、Ｂ
レジスタ２、Ｃレジスタ３は一時期に数値を記憶
するための作業用レジスタとして、Ｄレジスタ４
は例えば命令コード等を記憶するレジスタとして
用いられる。これらレジスタ群は対応するゲート
５〜９を介して内部バス１２，１３に接続されて
おり、制御信号１６〜１８のレベルに応じてゲー
トが開閉されバスとのデータの受授を行なう。一
方論理演算部１０はバス１２，１３上のデータを
タイミング制御下に取込み、所定の演算を施こし
ゲート１１を介してその結果をバスに送る動作を
行なう。更に、論理演算部１０に読み込まれるバ
ス上のデータは、図示しないがゲートあるいはラ
ツチ手段により制御されタイミング制御回路から
の指示により読み込み動作が行なわれる。 ここで各ゲート５〜９の開閉制御を行なう制御
信号１６〜１８は、ROM等から読み出されたり
あるいは外部機器等から与えられるプログラム命
令が命令解読器（命令デコーダ）で解読され、そ
の結果各処理部を制御するマイクロ命令として発
生される制御信号である。従つてＢ、Ｃ、Ｄレジ
スタ等が内部バス１２，１３を介して他の処理系
とデータの転送を行なう時はタイミング制御の下
に１レベルの制御信号１８，１７，１６が命令デ
コーダから発生され、ゲート７〜９を開いてバス
との接続を行なう。この時はアキユームレータ１
のゲートに供給される制御信号１６〜１８は
NORゲート１４、インバータ１５により反転さ
れたＯレベル信号となりこのゲート５，６は閉じ
られる。 一方命令デコーダで解読された命令が内部バス
１２，１３を使用しない命令であれば、制御信号
１６〜１８はＯレベルとなりゲート７〜９は閉じ
られるが、NORゲート１４、インバータ１５を
介して加えられる信号は反転され１レベルとなる
ため、ゲート５，６のいずれか一方あるいは両方
が開き、アキユムレータ１内のデータが使用され
ていない内部バス１２，１３に読み出される。換
言すれば、内部バスが使用されないプログラム処
理の場合でも、非使用の内部バス上にはアキユム
レータ１のデータが読み出されているためバスを
構成する各信号線の電位レベルは「１」「０」の
いづれかに固定された状態になる。この結果、バ
スからのデータを出力する出力ゲート（通常低消
費電力化を可能とする相補型MOS電界効果トラ
ンジスタ（Ｃ−MOS）ゲートが設けられてい
る）のゲート電圧が「０」「１」のいずれかの電
位レベルに固定されるため、従来フローテイング
時に生じていたゲート電圧の不安定によるＣ−
MOS貫通電流を防止することができ低消費電力
化を達成することができる。又、Ｃ−MOS回路
の貫通電流を防止するため、バスの電位固定用に
用いられていたプル・アツプ抵抗を必要としない
ので、集積化、小型化も達成できる。 更に、本実施例のようにバス非使用状態時に、
例えばアキユムレータ１のデータをバスに読み出
しておくことにより、バスの任意の場所から容易
にアキユムレータの内容を取り出すことができ
る。即ち、処理の都合上使用頻度の高いアキユム
レータのデータをバスに乗せておくことにより、
そのデータを使用したりあるいは確認したりする
場合、アキユムレータからデータをバスに読み出
すという煩わしい処理を省略することができ、処
理速度及び処理能力を大幅に向上することができ
る。例えば、処理の途中でアキユムレータの内容
をCRT表示面等に表示させたい場合、従来のよ
うにアキユムレータから表示部へデータを転送す
るための配線が不要となり、表示部に最も近いバ
スから容易にデータを供給することができ回路の
配線パターンが簡易化される他、処理機能速度も
十分に向上することができる。 尚、本実施例ではバスの非使用時にアキユムレ
ータの内容を読み出す例を提示したが、本発明は
これに限定されることなく、他のレジスタ、メモ
リ、処理部等から自由にデータを非使用時のバス
に読み出すこともできることは明らかである。又
通常の処理時（バス使用処理時）にアキユムレー
タの内容をバスに転送する命令に基づくゲート
５，６の制御信号は第１図の信号１６〜１８とは
別に設けることも、かかる信号１６〜１８と同一
の信号を命令デコータから発生させることも可能
である。 この様に本実施例によれば内部バスの空き状態
のすべての期間を検出して、これに所定のデータ
を乗せることにより、前述した従来の欠点を克服
し、かつ処理能力の優れた情報処理装置を得るこ
とができるが、内部バスの空き状態を検出して、
これに例えばアキユムレータの内容を乗せる手段
としては、第２図に示すような命令デコーダを使
用してもよい。 即ち、第２図は９ビツト構成の命令コード
N1，I1〜I9を入力し、NORゲート２０，３０，４
０により所定の論理演算を行ない制御信号として
AB、Ｃの３種の信号を出力する命令デコーダ１
３０と、アキユムレータ５０、Ｂレジスタ６０、
論理演算部（ALU）７０、及びこれらを内部バ
ス１１０，１２０に接続するためのゲート８０〜
１００を有し、各ゲートは命令デコーダ１３０か
らの制御信号Ａ，Ｂ，Ｃによつて開閉制御され
る。 今、例えば表１に示す命令コードがあるとす
る。
報処理装置に関する。 従来、情報処理装置（以下、プロセツサと称
す）は与えられたプログラムに基づいて、種々の
マイクロインストラクシヨン（マイクロ命令）の
指示に従つて所定の処理を実行する機能を有して
おりこの実行過程である処理機能部もしくは記憶
部、入出力制御部（Ｉ／Ｏポート）等から他の制
御系（記憶部：メモリ、レジスタ、バツフア、周
辺機器、演算部等）へデータを転送するのに内部
データバスを用いている。この内部データバスに
は演算、命令データを転送するデータバスとアド
レス情報を転送するアドレスバスとがあり、以下
両者を総称して内部バスという。内部バスは通常
１本以上の複数本（例えば４本、８本等）の信号
線の組からなつており、上述のようにデータの転
送時にのみ使用される転送路であるため、この内
部バスを使用しない命令の実行中にはバス上の信
号状態が定まらなくなる。詳しくは内部バスはゲ
ートを介して各演算部、処理部、記憶部等に接続
されているがバス非使用時にはこれらのゲートが
閉じられてしまうため、バス上の電位を論理
「１」、「０」いずれかの状態に確定する制御がで
きなくなつてしまう（通常この状態をフローテイ
ング状態という）。従つて、従来ではこのフロー
テイング状態を避けるため、バスを構成する各信
号線をプル・アツプ抵抗を介して電源等に接続し
て、バス非使用時には各信号線を強制的に固定電
位レベルに設定していた。 かかる従来のバス構造では、第１に信号線を電
源に接続するためのプル・アツプ抵抗を集積回路
化もしくはチツプに外付けしなければならないた
め装置が大型化してしまうという欠点があつた。
特に抵抗を集積回路化するとその占有面積が大き
いためチツプサイズが大型化し経済的に非常に不
利である。 第２に、高速処理が望まれる情報処理装置にお
いて、内部バスを空き状態にしておくことは処理
速度の向上に大きな障害を持たらすことになる。
特に内部バスは各処理部及び記憶部（レジスタ、
バツフア等の一時記憶部も含む）等に共通に接続
されているもので、集積回路内の随所を走行する
ものであるから、各機能部との連結が極めて容易
である。従つて、バスの有効利用を計ることによ
り、処理速度及び処理能力を大きく向上せしめる
ことができる。 本発明は、上記欠点及び思想に鑑みてなされた
もので、その目的とする所は装置を大型化するこ
となく、しかもバスの有効利用を計ることにより
処理能力及び速度を大きく向上できる情報処理装
置を提供することにある。 上記目的を達成するための本発明は内部バスを
用いてプログラム処理を指示する第１の命令を解
読する第１の解読手段と、内部バスを用いること
なくプログラム処理を指示する第２の命令を解読
する第２の解読手段と、演算処理実行部と、演算
情報、命令情報等のデータの保持記憶部と、前記
第２の解読手段により前記第２の命令を解読する
と、この第２の命令の実行期間中に前記演算処理
実行部あるいは前記保持記憶部の有するデータを
前記内部バスに読み出す手段とを含む情報処理装
置を得る。 以下、図面を参照して本発明の情報処理装置の
一実施例を詳細に説明する。 第１図は本実施例の情報処理装置の要部を示す
機能ブロツク図である。 同図は、２本の内部バス１２，１３によりアキ
ユムレータ１、Ｂレジスタ２、Ｃレジスタ３、Ｄ
レジスタ４、論理演算部１０がゲート５〜９，１
１を介して相互に接続された状態を示している。
又当然のことながら、図示していないまでも情報
処理装置としては、これら回路ブロツクの他にデ
ータ保持用の他のレジスタ、カウンタ、ROM、
RAM、タイミング信号発生器、及び制御回路等
を含み、所定のバス接続により円滑なデータ処理
が遂行できるように構成されている。 同図においてアキユムレータ１は演算との関連
において主に用いられるレジスタ（データー時保
持部）で、加算データや被加算データあるいは加
算結果データ等が保持されるレジスタとして、Ｂ
レジスタ２、Ｃレジスタ３は一時期に数値を記憶
するための作業用レジスタとして、Ｄレジスタ４
は例えば命令コード等を記憶するレジスタとして
用いられる。これらレジスタ群は対応するゲート
５〜９を介して内部バス１２，１３に接続されて
おり、制御信号１６〜１８のレベルに応じてゲー
トが開閉されバスとのデータの受授を行なう。一
方論理演算部１０はバス１２，１３上のデータを
タイミング制御下に取込み、所定の演算を施こし
ゲート１１を介してその結果をバスに送る動作を
行なう。更に、論理演算部１０に読み込まれるバ
ス上のデータは、図示しないがゲートあるいはラ
ツチ手段により制御されタイミング制御回路から
の指示により読み込み動作が行なわれる。 ここで各ゲート５〜９の開閉制御を行なう制御
信号１６〜１８は、ROM等から読み出されたり
あるいは外部機器等から与えられるプログラム命
令が命令解読器（命令デコーダ）で解読され、そ
の結果各処理部を制御するマイクロ命令として発
生される制御信号である。従つてＢ、Ｃ、Ｄレジ
スタ等が内部バス１２，１３を介して他の処理系
とデータの転送を行なう時はタイミング制御の下
に１レベルの制御信号１８，１７，１６が命令デ
コーダから発生され、ゲート７〜９を開いてバス
との接続を行なう。この時はアキユームレータ１
のゲートに供給される制御信号１６〜１８は
NORゲート１４、インバータ１５により反転さ
れたＯレベル信号となりこのゲート５，６は閉じ
られる。 一方命令デコーダで解読された命令が内部バス
１２，１３を使用しない命令であれば、制御信号
１６〜１８はＯレベルとなりゲート７〜９は閉じ
られるが、NORゲート１４、インバータ１５を
介して加えられる信号は反転され１レベルとなる
ため、ゲート５，６のいずれか一方あるいは両方
が開き、アキユムレータ１内のデータが使用され
ていない内部バス１２，１３に読み出される。換
言すれば、内部バスが使用されないプログラム処
理の場合でも、非使用の内部バス上にはアキユム
レータ１のデータが読み出されているためバスを
構成する各信号線の電位レベルは「１」「０」の
いづれかに固定された状態になる。この結果、バ
スからのデータを出力する出力ゲート（通常低消
費電力化を可能とする相補型MOS電界効果トラ
ンジスタ（Ｃ−MOS）ゲートが設けられてい
る）のゲート電圧が「０」「１」のいずれかの電
位レベルに固定されるため、従来フローテイング
時に生じていたゲート電圧の不安定によるＣ−
MOS貫通電流を防止することができ低消費電力
化を達成することができる。又、Ｃ−MOS回路
の貫通電流を防止するため、バスの電位固定用に
用いられていたプル・アツプ抵抗を必要としない
ので、集積化、小型化も達成できる。 更に、本実施例のようにバス非使用状態時に、
例えばアキユムレータ１のデータをバスに読み出
しておくことにより、バスの任意の場所から容易
にアキユムレータの内容を取り出すことができ
る。即ち、処理の都合上使用頻度の高いアキユム
レータのデータをバスに乗せておくことにより、
そのデータを使用したりあるいは確認したりする
場合、アキユムレータからデータをバスに読み出
すという煩わしい処理を省略することができ、処
理速度及び処理能力を大幅に向上することができ
る。例えば、処理の途中でアキユムレータの内容
をCRT表示面等に表示させたい場合、従来のよ
うにアキユムレータから表示部へデータを転送す
るための配線が不要となり、表示部に最も近いバ
スから容易にデータを供給することができ回路の
配線パターンが簡易化される他、処理機能速度も
十分に向上することができる。 尚、本実施例ではバスの非使用時にアキユムレ
ータの内容を読み出す例を提示したが、本発明は
これに限定されることなく、他のレジスタ、メモ
リ、処理部等から自由にデータを非使用時のバス
に読み出すこともできることは明らかである。又
通常の処理時（バス使用処理時）にアキユムレー
タの内容をバスに転送する命令に基づくゲート
５，６の制御信号は第１図の信号１６〜１８とは
別に設けることも、かかる信号１６〜１８と同一
の信号を命令デコータから発生させることも可能
である。 この様に本実施例によれば内部バスの空き状態
のすべての期間を検出して、これに所定のデータ
を乗せることにより、前述した従来の欠点を克服
し、かつ処理能力の優れた情報処理装置を得るこ
とができるが、内部バスの空き状態を検出して、
これに例えばアキユムレータの内容を乗せる手段
としては、第２図に示すような命令デコーダを使
用してもよい。 即ち、第２図は９ビツト構成の命令コード
N1，I1〜I9を入力し、NORゲート２０，３０，４
０により所定の論理演算を行ない制御信号として
AB、Ｃの３種の信号を出力する命令デコーダ１
３０と、アキユムレータ５０、Ｂレジスタ６０、
論理演算部（ALU）７０、及びこれらを内部バ
ス１１０，１２０に接続するためのゲート８０〜
１００を有し、各ゲートは命令デコーダ１３０か
らの制御信号Ａ，Ｂ，Ｃによつて開閉制御され
る。 今、例えば表１に示す命令コードがあるとす
る。
【表】
表１において、第群のNOP命令はプロセツ
サが何も実行しないような命令で、CALはサブ
ルーチンの先頭アドレスをプログラムカウンタに
セツトする命令で、RZはサブルーチン処理後主
ルーチンへの戻りアドレスをカウンタにセツトす
る命令で、これら群の処理は内部バスを使用し
ない命令群である。又、第群のJMPはジヤンプ
命令、ADD、SUBは夫々加算、減算命令でこれ
らはアキユムレータのデータを内部バスへ転送す
る処理を含む命令群である。更に第群のINR、
DCRは夫々アドレス指定されたメモリ番地の内
容を＋１、−１する演算を指定する命令で通常内
部バスが使用される。 今、第群、群のように内部バス１１０，１
２０を使用しない命令あるいはアキユムレータ５
０の内部を内部バス１１０，１２０に転送する命
令の場合には、命令コードのN1ビツトに「１」
を設定することにより、命令デコーダ１３０から
信号Ａが「１」となりゲート８０を開けて、アキ
ユムレータ５０とバス１２０とを接続する。更に
I5、I6、７、１ビツトが夫々０、０、１、１
となる論理の組み合わせの場合、即ち第群の
ADD、SUB命令の場合には信号Ｂが「１」とな
り、ゲート９０を開きアキユムレータ５０とバス
１１０とを接続する。更にI1、２、I6、I7の各
ビツトが０、１、00の場合、即ち第群の命令の
場合にはゲート８０，９０は閉じられ、Ｂレジス
タ６０がバス１１０へ接続される。 この実施例によれば、制御信号を出力する命令
デコーダ１３０を所定の論理演算ができるように
構成することにより、バス非使用状態期間のうち
任意の期間にアキユムレータ５０の内容をバスへ
乗せることが可能となる。この制御は命令デコー
ダ１３０へ送られる命令のコードを適宜設定する
ことによりプログラム制御できる。 尚、命令を解読することによりゲートの開閉制
御を行なう他、例えばROM等に格納されている
「アキユムレータの内容をバスに出力する」とい
うマイクロ命令を読み出すことによりバス制御を
行なつてもよい。
サが何も実行しないような命令で、CALはサブ
ルーチンの先頭アドレスをプログラムカウンタに
セツトする命令で、RZはサブルーチン処理後主
ルーチンへの戻りアドレスをカウンタにセツトす
る命令で、これら群の処理は内部バスを使用し
ない命令群である。又、第群のJMPはジヤンプ
命令、ADD、SUBは夫々加算、減算命令でこれ
らはアキユムレータのデータを内部バスへ転送す
る処理を含む命令群である。更に第群のINR、
DCRは夫々アドレス指定されたメモリ番地の内
容を＋１、−１する演算を指定する命令で通常内
部バスが使用される。 今、第群、群のように内部バス１１０，１
２０を使用しない命令あるいはアキユムレータ５
０の内部を内部バス１１０，１２０に転送する命
令の場合には、命令コードのN1ビツトに「１」
を設定することにより、命令デコーダ１３０から
信号Ａが「１」となりゲート８０を開けて、アキ
ユムレータ５０とバス１２０とを接続する。更に
I5、I6、７、１ビツトが夫々０、０、１、１
となる論理の組み合わせの場合、即ち第群の
ADD、SUB命令の場合には信号Ｂが「１」とな
り、ゲート９０を開きアキユムレータ５０とバス
１１０とを接続する。更にI1、２、I6、I7の各
ビツトが０、１、00の場合、即ち第群の命令の
場合にはゲート８０，９０は閉じられ、Ｂレジス
タ６０がバス１１０へ接続される。 この実施例によれば、制御信号を出力する命令
デコーダ１３０を所定の論理演算ができるように
構成することにより、バス非使用状態期間のうち
任意の期間にアキユムレータ５０の内容をバスへ
乗せることが可能となる。この制御は命令デコー
ダ１３０へ送られる命令のコードを適宜設定する
ことによりプログラム制御できる。 尚、命令を解読することによりゲートの開閉制
御を行なう他、例えばROM等に格納されている
「アキユムレータの内容をバスに出力する」とい
うマイクロ命令を読み出すことによりバス制御を
行なつてもよい。
第１図は本発明の一実施例を示すプロセツサの
要部ブロツク図で、第２図は他の実施例を示すブ
ロツク図である。 １，５０……アキユムレータ、２，６０……Ｂ
レジスタ、３……Ｃレジスタ、４……Ｄレジス
タ、５〜９，１１，８０〜１００……ゲート、１
６〜１７……制御信号、１２，１３，１１０，１
２０……内部バス、７０，１０……論理演算部、
１４，２０，３０，４０……NORゲート、１５
……インバータ、１３０……命令デコーダ。
要部ブロツク図で、第２図は他の実施例を示すブ
ロツク図である。 １，５０……アキユムレータ、２，６０……Ｂ
レジスタ、３……Ｃレジスタ、４……Ｄレジス
タ、５〜９，１１，８０〜１００……ゲート、１
６〜１７……制御信号、１２，１３，１１０，１
２０……内部バス、７０，１０……論理演算部、
１４，２０，３０，４０……NORゲート、１５
……インバータ、１３０……命令デコーダ。
Claims (1)
- １ 内部バスにゲート回路を介して接続された複
数のレジスタを含む情報処理装置において、前記
内部バスを使用しない命令が実行される期間、前
記複数のレジスタの中の１つのレジスタのゲート
回路を開くことによつて該レジスタの内容を前記
内部バスに読み出し、内部バス非使用状態時に該
内部バスの電位を前記１つのレジスタの内容で固
定することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8039379A JPS564837A (en) | 1979-06-26 | 1979-06-26 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8039379A JPS564837A (en) | 1979-06-26 | 1979-06-26 | Information processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS564837A JPS564837A (en) | 1981-01-19 |
| JPS6258018B2 true JPS6258018B2 (ja) | 1987-12-03 |
Family
ID=13717035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8039379A Granted JPS564837A (en) | 1979-06-26 | 1979-06-26 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS564837A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186847A (ja) * | 1982-04-27 | 1983-10-31 | Fujitsu Ltd | 内部デ−タバス制御回路 |
| JPS60250238A (ja) * | 1984-05-28 | 1985-12-10 | Seikosha Co Ltd | 振動子の温度定数測定方法 |
-
1979
- 1979-06-26 JP JP8039379A patent/JPS564837A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS564837A (en) | 1981-01-19 |
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