JPS58186847A - 内部デ−タバス制御回路 - Google Patents
内部デ−タバス制御回路Info
- Publication number
- JPS58186847A JPS58186847A JP57070984A JP7098482A JPS58186847A JP S58186847 A JPS58186847 A JP S58186847A JP 57070984 A JP57070984 A JP 57070984A JP 7098482 A JP7098482 A JP 7098482A JP S58186847 A JPS58186847 A JP S58186847A
- Authority
- JP
- Japan
- Prior art keywords
- data bus
- internal data
- registers
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Debugging And Monitoring (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｔ 発明の技術分野
本発明はディジタル信号処理装置の内部データバスに、
有効信号を出力することの出来るすべてのレジスタから
、出力する必要がない時、簡単な回路により、該内部デ
ータバスが開放状態にならなくする内部データバス制御
回路に閑する。
有効信号を出力することの出来るすべてのレジスタから
、出力する必要がない時、簡単な回路により、該内部デ
ータバスが開放状態にならなくする内部データバス制御
回路に閑する。
（ｂｌ 従来技術と問題点
従来の内部データバス制御方式としては、有効信号・ｒ
出力することの出来るすべてのレジスタから、内部デー
タバスに出力する必要がない時は、バス出力ゲート全層
ｇｈ／ｌｏｗいづれのレベルでもない高インピーダンス
状態として該内部データバスを開放にしておく方式と、
′Ｋにどれかの該レジスタから該内部データバスに出カ
ケ出すよう、命令デコート゛回路を構成しておく方式と
があるが、前者は、特にｆｖｊＯ８争ＬｓＩ化された回
路で構成する場合等には、眩内部データバス全開放にす
ると、該内部データバスに入力端子が≠絖されているバ
ス入力ゲートが、バス出力ゲートが高イノビーダンス状
態であるので発振状態になる欠点がある。
出力することの出来るすべてのレジスタから、内部デー
タバスに出力する必要がない時は、バス出力ゲート全層
ｇｈ／ｌｏｗいづれのレベルでもない高インピーダンス
状態として該内部データバスを開放にしておく方式と、
′Ｋにどれかの該レジスタから該内部データバスに出カ
ケ出すよう、命令デコート゛回路を構成しておく方式と
があるが、前者は、特にｆｖｊＯ８争ＬｓＩ化された回
路で構成する場合等には、眩内部データバス全開放にす
ると、該内部データバスに入力端子が≠絖されているバ
ス入力ゲートが、バス出力ゲートが高イノビーダンス状
態であるので発振状態になる欠点がある。
これ分防ぐた虻〕Ｖこ後者の方式があるが、後者は、常
に、いずれかのレジスタη為ら、出力が出ているように
、処理酪令信号をデコードして発生する命令デコード回
路を構成しておく必要かあり、該命令テコ−１・回路が
複雑になる欠点がある。
に、いずれかのレジスタη為ら、出力が出ているように
、処理酪令信号をデコードして発生する命令デコード回
路を構成しておく必要かあり、該命令テコ−１・回路が
複雑になる欠点がある。
（ｃｌ 発明の目的
本発明の目的は上記の欠点をなくシ、有効信号を内部デ
ータバスに、出力することの出来るすべてのレジスタか
ら、出力する必要のない時、簡単な回路により、内部デ
ータパスヲ囲放状態にならないようにする内部データバ
ス制御回路の提供にある。
ータバスに、出力することの出来るすべてのレジスタか
ら、出力する必要のない時、簡単な回路により、内部デ
ータパスヲ囲放状態にならないようにする内部データバ
ス制御回路の提供にある。
（ｄ） 発明の構成
本発明は上記の目的を達成するために、命令デコード回
路の、有効イぽ号を出力するすべてのレジ全くない状態
を示すことを利用し、ダミー信号を該内部データバスに
出力するレジスタを、該論理反 和のｆ転が１”の時、アクセスすることにより、ダミー
イム号金込出もで、ν月・′ｊ副データバス全開放状態
にならなくすることを特徴とする。
路の、有効イぽ号を出力するすべてのレジ全くない状態
を示すことを利用し、ダミー信号を該内部データバスに
出力するレジスタを、該論理反 和のｆ転が１”の時、アクセスすることにより、ダミー
イム号金込出もで、ν月・′ｊ副データバス全開放状態
にならなくすることを特徴とする。
（ｅ） 発明の実施例
以下本発明の１実施例に付き図に従って説明するＱ
図は本発明の実施例のマイクロプロセッサの内部データ
バスを中心とした要部のブロック図であるＯ 図中１〜３は各種のレジスタ、４は命令デコード回路、
５はダミー信号発生レジスタ、６はＮＯＲ回路、７は内
部データバス、８は内部データバス７からデータを入力
するレジスタのバス入力ゲートを示す。
バスを中心とした要部のブロック図であるＯ 図中１〜３は各種のレジスタ、４は命令デコード回路、
５はダミー信号発生レジスタ、６はＮＯＲ回路、７は内
部データバス、８は内部データバス７からデータを入力
するレジスタのバス入力ゲートを示す。
Ｐ′３部テーデース７（はレジスタ１〜３間等の信号全
送受するためのデータ信号が通過するバスである。命令
デコード回路４は処理命令コードにデコードして、レジ
スタ１〜３に出力する回路であ妬通常はレジスタ１〜３
の内どれか１つが内部データバス７にデータ信号を出力
し、その信号を必要とする任意の数のレジスタが、それ
を入力する。
送受するためのデータ信号が通過するバスである。命令
デコード回路４は処理命令コードにデコードして、レジ
スタ１〜３に出力する回路であ妬通常はレジスタ１〜３
の内どれか１つが内部データバス７にデータ信号を出力
し、その信号を必要とする任意の数のレジスタが、それ
を入力する。
ところが命令フードの種類シてよっては内部データバス
７を全く使用する必要がないものがある。その時は一改
的には、各レジスタ１〜３の出力は、トライ・ヌテート
バッファ（、ｔｒｉ−ｓｔａｔｅ回路）になってお・す
、バス出力ゲー）を高インピーダンスにしてこれを開放
することにより、内部データ３− バス７を開放状態にしてしまうために、ＭＯＳ・ＬＳＩ
で回路が構成されているものなどでは、レジスタ１〜３
の入力端子に接続されているバス入力ゲート８は、発振
状態になることがある。これを防ぐためにレジスタ１〜
３の内、どれか１つが、必ず、内部データバス７に出力
するよう、命令デコード回路４の論理をつくる方法があ
るが、これでは命令デコード回路４の構成が複雑となり
１回路規模が大きくなった９又処理の遅延量が増加した
りする。この欠点をなくするために、図の回路では、ダ
ミー信号発生レジスタ５を設け、命令デコード回路４よ
りの、レジスタ１〜３の出力全イネーブルにする信号が
ない時、ＮＯＲ回路６の出力が１１°′になるので、こ
れをダミー信号発生レジスタ５に加えダミー信号を発生
させ、内部データバス７を開放状態にならないようにし
ている０図ではレジスタ１〜３へは′０″で、レジスタ
５へは１”の制御信号が供給された時、出力イネーブル
になるようになっている。従って簡単な回路で内部デー
タバス７を開放状態にしないので、バス人カゲ４− 一ト８は発振状態にならず又命令デコード回路４の構成
ｔ−変史して複雑にすることはなく処理の遅延量も増加
することはない。又レジスタは３個に限らず、２個ある
いは、３ｉｌｉ！ｉ１以上でも、上記の動作を行うこと
ができるものである。
７を全く使用する必要がないものがある。その時は一改
的には、各レジスタ１〜３の出力は、トライ・ヌテート
バッファ（、ｔｒｉ−ｓｔａｔｅ回路）になってお・す
、バス出力ゲー）を高インピーダンスにしてこれを開放
することにより、内部データ３− バス７を開放状態にしてしまうために、ＭＯＳ・ＬＳＩ
で回路が構成されているものなどでは、レジスタ１〜３
の入力端子に接続されているバス入力ゲート８は、発振
状態になることがある。これを防ぐためにレジスタ１〜
３の内、どれか１つが、必ず、内部データバス７に出力
するよう、命令デコード回路４の論理をつくる方法があ
るが、これでは命令デコード回路４の構成が複雑となり
１回路規模が大きくなった９又処理の遅延量が増加した
りする。この欠点をなくするために、図の回路では、ダ
ミー信号発生レジスタ５を設け、命令デコード回路４よ
りの、レジスタ１〜３の出力全イネーブルにする信号が
ない時、ＮＯＲ回路６の出力が１１°′になるので、こ
れをダミー信号発生レジスタ５に加えダミー信号を発生
させ、内部データバス７を開放状態にならないようにし
ている０図ではレジスタ１〜３へは′０″で、レジスタ
５へは１”の制御信号が供給された時、出力イネーブル
になるようになっている。従って簡単な回路で内部デー
タバス７を開放状態にしないので、バス人カゲ４− 一ト８は発振状態にならず又命令デコード回路４の構成
ｔ−変史して複雑にすることはなく処理の遅延量も増加
することはない。又レジスタは３個に限らず、２個ある
いは、３ｉｌｉ！ｉ１以上でも、上記の動作を行うこと
ができるものである。
（ｆ） 発明の効果
以上詳細に説明した如く、本発明によれば、簡単な回路
の追加で、内部データバスを開放状態にすることがなく
なるので、レジスタの該データバスからの入力端子に接
続されているゲートが発振状態になることはなく又命令
デコード回路は、簡単な回路でよく、設計が楽にな９、
又処理の遅延量も増加することを無くすることが出来る
効果がある。
の追加で、内部データバスを開放状態にすることがなく
なるので、レジスタの該データバスからの入力端子に接
続されているゲートが発振状態になることはなく又命令
デコード回路は、簡単な回路でよく、設計が楽にな９、
又処理の遅延量も増加することを無くすることが出来る
効果がある。
図は本発明の実施例のマイクロプロセッサの内部データ
バスを中心とした要部のブロック図である。 図中１〜３はレジスタ、４は命令デコード回路。 ５はダミー信号発生レジスタ、６はＮＯＲ回路、７は内
部データバス、８はバス入力ゲートヲ示す。 −７一
バスを中心とした要部のブロック図である。 図中１〜３はレジスタ、４は命令デコード回路。 ５はダミー信号発生レジスタ、６はＮＯＲ回路、７は内
部データバス、８はバス入力ゲートヲ示す。 −７一
Claims (1)
- 【特許請求の範囲】 ディジタル信号処理装置において、有効信号全内部デー
タバスに出力するすべてのレジスタの出力をイネーブル
とする、年令テコード回路よりの瓦 出力信号の、論理和の皮転をとる論理回路とダミー信号
を、該内部データバスに出力することの出来る手段を具
備し、該論理Ｉ！ｌ路の出力が０１″の時、該ダミー信
号全出力する手段の出力をイネーブルとする信号とする
こと全特徴とする内部データバス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57070984A JPS58186847A (ja) | 1982-04-27 | 1982-04-27 | 内部デ−タバス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57070984A JPS58186847A (ja) | 1982-04-27 | 1982-04-27 | 内部デ−タバス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58186847A true JPS58186847A (ja) | 1983-10-31 |
Family
ID=13447296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57070984A Pending JPS58186847A (ja) | 1982-04-27 | 1982-04-27 | 内部デ−タバス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58186847A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110252171A1 (en) * | 2010-04-12 | 2011-10-13 | Dearth Glenn A | Reducing simultaneous switching outputs using data bus inversion signaling |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564837A (en) * | 1979-06-26 | 1981-01-19 | Nec Corp | Information processor |
-
1982
- 1982-04-27 JP JP57070984A patent/JPS58186847A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564837A (en) * | 1979-06-26 | 1981-01-19 | Nec Corp | Information processor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110252171A1 (en) * | 2010-04-12 | 2011-10-13 | Dearth Glenn A | Reducing simultaneous switching outputs using data bus inversion signaling |
| US8260992B2 (en) * | 2010-04-12 | 2012-09-04 | Advanced Micro Devices, Inc. | Reducing simultaneous switching outputs using data bus inversion signaling |
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