JPS6258489A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS6258489A JPS6258489A JP60198363A JP19836385A JPS6258489A JP S6258489 A JPS6258489 A JP S6258489A JP 60198363 A JP60198363 A JP 60198363A JP 19836385 A JP19836385 A JP 19836385A JP S6258489 A JPS6258489 A JP S6258489A
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- 230000003068 static effect Effects 0.000 abstract description 4
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- 230000000694 effects Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は読出し、書込み可能なメモリセル回路に関し、
特にセル相互にデータの読出し、書込みを行なうメモリ
回路のメモリセル回路に関する。
特にセル相互にデータの読出し、書込みを行なうメモリ
回路のメモリセル回路に関する。
第３図は、読出し、書込み可使なメモリ回路に広く用い
られるＣＭＯＳスタティック型６トランジスタランダム
アクセスメモリセルにより構成されたメモリ回路の従来
例の回路図、第４図、第５図はそのタイムチャートであ
る。
られるＣＭＯＳスタティック型６トランジスタランダム
アクセスメモリセルにより構成されたメモリ回路の従来
例の回路図、第４図、第５図はそのタイムチャートであ
る。
コノメモリ回路は、Ｎ型ＭＯ５ＦＥＴ１２ｎ 〜１５ｎ
とＰ型ＭＯ９ＦＥＴ１４Ｐ〜１５Ｆよりなるメモリセル
、Ｎ型ＭＯ９ＦＥＴ１８ｎ 〜１９ｎとＰ型ＭＯ９ＦＥ
Ｔ１８ Ｐ−１９Ｐよりなるメモリセル、データ線ｑｓ
ｕｓ 、 ＡＢｕｓ 、ワード線６．７．ゲートにプリ
チャージ信号５が印加される、Ｐ ｆｉ ＭＯＳＦＥＴ
よりなるトランスファゲート２０Ｐ 、 ２１Ｐで構成
されている。
とＰ型ＭＯ９ＦＥＴ１４Ｐ〜１５Ｆよりなるメモリセル
、Ｎ型ＭＯ９ＦＥＴ１８ｎ 〜１９ｎとＰ型ＭＯ９ＦＥ
Ｔ１８ Ｐ−１９Ｐよりなるメモリセル、データ線ｑｓ
ｕｓ 、 ＡＢｕｓ 、ワード線６．７．ゲートにプリ
チャージ信号５が印加される、Ｐ ｆｉ ＭＯＳＦＥＴ
よりなるトランスファゲート２０Ｐ 、 ２１Ｐで構成
されている。
第３図に示すようなスタティック型ランダムアクセスメ
モリセル回路においては、メモリセルへのデータの書込
みは、データ線ＱＢＵＳ、あるいはデータ線′５ａｕｓ
を低レベルにすることにより行なわれ、また、読出しは
メモリセルのＮ型ＭＯ９ＦＥＴ１４ｎあるいは１５ｎ、
１８ｎあるいは１９ｎにより、データ線ＱＢＵＳあるい
はデータ線ＱＢＵＳを低レベルにすることにより行なわ
れる。
モリセル回路においては、メモリセルへのデータの書込
みは、データ線ＱＢＵＳ、あるいはデータ線′５ａｕｓ
を低レベルにすることにより行なわれ、また、読出しは
メモリセルのＮ型ＭＯ９ＦＥＴ１４ｎあるいは１５ｎ、
１８ｎあるいは１９ｎにより、データ線ＱＢＵＳあるい
はデータ線ＱＢＵＳを低レベルにすることにより行なわ
れる。
このような回路において、データ＆１ｉｔＱＢＵＳ、
ＱＢＵＳのプリチャージが行なわれた後にワード線６お
よび７を同一のタイミングで高レベルにした場合、第４
図に示すように２つのメモリセルが同一レベルのデータ
を保持していれば両メモリセルのデータは引き続き保持
される。しかし、第５図に示すよう□に節点Ｅに高レベ
ル、節点Ｇに低レベルと、各々のメモリセルに相異なる
レベルのデータが保持されている場合、データ線ＱＢＵ
Ｓ側では電源Ｖｏ。
ＱＢＵＳのプリチャージが行なわれた後にワード線６お
よび７を同一のタイミングで高レベルにした場合、第４
図に示すように２つのメモリセルが同一レベルのデータ
を保持していれば両メモリセルのデータは引き続き保持
される。しかし、第５図に示すよう□に節点Ｅに高レベ
ル、節点Ｇに低レベルと、各々のメモリセルに相異なる
レベルのデータが保持されている場合、データ線ＱＢＵ
Ｓ側では電源Ｖｏ。
〜Ｐ型ＭＯ９ＦＥＴ１４ Ｐ −ｍ点Ｅ−Ｎ型ＭＯＳＦ
Ｅ７１２ｎ 〜データ線ＱＢＵＳ−Ｎ型ＭＯ９ＦＥＴ１
８ｎ −ｔ’ｊ１点ＧＮＮ型ＭＯ５ＦＥＴ１８ ｎ −
ＧＮＤという経路で電流が流れ、データ線ＱＢＵＳには
低レベルが読出され、同様に電源ＶＤＤ〜Ｐ型ＭＯＳＦ
ＥＴ１９ Ｐ −Ｎ ｙ！Ｘ１Ｍ０ＳＦＥＴ１？ｎ 〜
データ線ＱＢＵＳ−Ｎ型ＭＯ９ＦＥＴ１３ｎ−節点ＦＮ
型ＭＯＳＦＥＴ〜１５ｎ−ＧＮＤという経路の電流によ
り、データ線σＢｔｌＳにも低レベルが読出される。し
たがって、この場合、２つのメモリセルの節点Ｆ、ＩＩ
Ｊ点Ｇの低レベルのデータがそれぞれデータ線ＱＢＵＳ
、 ＩＪＢＩＪＳに読出され１両メモリセルの高レベル
を保持していた節点Ｅ、ｙｎ点Ｈに低レベルが書込まれ
ることになる。そこで、両メモリセルは互いに他方のセ
ルの保持データを反転させる動作をしようとするが、節
点Ｅ、Ｆおよび節点Ｇ、Ｈの各点が共に低レベルとなる
ために保持データは不定状態となる。
Ｅ７１２ｎ 〜データ線ＱＢＵＳ−Ｎ型ＭＯ９ＦＥＴ１
８ｎ −ｔ’ｊ１点ＧＮＮ型ＭＯ５ＦＥＴ１８ ｎ −
ＧＮＤという経路で電流が流れ、データ線ＱＢＵＳには
低レベルが読出され、同様に電源ＶＤＤ〜Ｐ型ＭＯＳＦ
ＥＴ１９ Ｐ −Ｎ ｙ！Ｘ１Ｍ０ＳＦＥＴ１？ｎ 〜
データ線ＱＢＵＳ−Ｎ型ＭＯ９ＦＥＴ１３ｎ−節点ＦＮ
型ＭＯＳＦＥＴ〜１５ｎ−ＧＮＤという経路の電流によ
り、データ線σＢｔｌＳにも低レベルが読出される。し
たがって、この場合、２つのメモリセルの節点Ｆ、ＩＩ
Ｊ点Ｇの低レベルのデータがそれぞれデータ線ＱＢＵＳ
、 ＩＪＢＩＪＳに読出され１両メモリセルの高レベル
を保持していた節点Ｅ、ｙｎ点Ｈに低レベルが書込まれ
ることになる。そこで、両メモリセルは互いに他方のセ
ルの保持データを反転させる動作をしようとするが、節
点Ｅ、Ｆおよび節点Ｇ、Ｈの各点が共に低レベルとなる
ために保持データは不定状態となる。
旧述したランダムアクセスメモリセルより構成された従
来のメモリ回路は、同一のデータ線に接続された複数の
メモリセルのワード線を同一のタイミングで高レベルと
すれば、それらのメモリセルの保持するデータは不定状
態となり、特定のメモリセルからデータ線にその保持す
るデータを読出し、同時にそのデータ線上のデータを他
の特定のメモリセルに書込むことは不可能であるため、
同一のデータ線に接続されているメモリセルの間でデー
タの読出し、書込みを行なう場合であっても、読出しサ
イクルで特定のメモリセルからデータを読出し、メモリ
回路外部のレジスタにデータを一旦保持させ、書込みサ
イクルでそのデータを他の特定のメモリセルに３込む動
作が必要である。
来のメモリ回路は、同一のデータ線に接続された複数の
メモリセルのワード線を同一のタイミングで高レベルと
すれば、それらのメモリセルの保持するデータは不定状
態となり、特定のメモリセルからデータ線にその保持す
るデータを読出し、同時にそのデータ線上のデータを他
の特定のメモリセルに書込むことは不可能であるため、
同一のデータ線に接続されているメモリセルの間でデー
タの読出し、書込みを行なう場合であっても、読出しサ
イクルで特定のメモリセルからデータを読出し、メモリ
回路外部のレジスタにデータを一旦保持させ、書込みサ
イクルでそのデータを他の特定のメモリセルに３込む動
作が必要である。
本発明の目的は、同一のデータ線に接続された複数のメ
モリセルのワード線を同一のタイミングで高レベルとす
る方法により、特定のメモリセルからデータ線へデータ
を読出し、そのデータを他の特定のメモリセルに書込む
動作を１つのタイミングで行なうメモリ回路を提供する
ことである。
モリセルのワード線を同一のタイミングで高レベルとす
る方法により、特定のメモリセルからデータ線へデータ
を読出し、そのデータを他の特定のメモリセルに書込む
動作を１つのタイミングで行なうメモリ回路を提供する
ことである。
本発明のメモリ回路は、データ線に接続された複数のメ
モリセルの内、少なくとも１個のメモリセルの電流回路
に、該メモリセルに該メモリセルと同一のデータ線に接
続された他のメモリセルの保持データを書込む場合に、
両メモリセルのワード線のアクティブと同時に外部制御
信号により非導通になるトランスファゲートを備えたこ
とを特徴とする。
モリセルの内、少なくとも１個のメモリセルの電流回路
に、該メモリセルに該メモリセルと同一のデータ線に接
続された他のメモリセルの保持データを書込む場合に、
両メモリセルのワード線のアクティブと同時に外部制御
信号により非導通になるトランスファゲートを備えたこ
とを特徴とする。
同一タイミング中において読出しを行なうセルをマスタ
セル、書込みを行なうセルをスレーブセルと呼ぶと、ス
レーブセルは、セル内の電流回路に挿入接続された、一
方極性のトランスファゲートを具備し、該トランスファ
ゲートの導通会葬導通を制御する外部制御信号を有して
いる。
セル、書込みを行なうセルをスレーブセルと呼ぶと、ス
レーブセルは、セル内の電流回路に挿入接続された、一
方極性のトランスファゲートを具備し、該トランスファ
ゲートの導通会葬導通を制御する外部制御信号を有して
いる。
マスタセルの保持データをスレーブセルに書込む場合、
両セルのワード線アクティブと同時に外部制御信号によ
りセル内の電流回路が遮断されてスレーブセルの特定レ
ベルの保持データがデータ線に読出されることが阻ＩＦ
される。これにより、マスタセルの保持データのみをデ
ータ線に読出し、スレーブセルに書込むことができるよ
うになる。
両セルのワード線アクティブと同時に外部制御信号によ
りセル内の電流回路が遮断されてスレーブセルの特定レ
ベルの保持データがデータ線に読出されることが阻ＩＦ
される。これにより、マスタセルの保持データのみをデ
ータ線に読出し、スレーブセルに書込むことができるよ
うになる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のメモリ回路の一実施例の回路図、第２
図はその動作を示すタイムチャートである。
図はその動作を示すタイムチャートである。
マスタセルはＮ型ＭＯＳＦＥＴ １ ｎ 〜４ ｎと、
Ｐ型ＭＯＳＦＥＴ３ Ｆ 、 ４ ＦよりなるＣＭＯＳ
スタティック型のランダムアクセスメモリセルである。
Ｐ型ＭＯＳＦＥＴ３ Ｆ 、 ４ ＦよりなるＣＭＯＳ
スタティック型のランダムアクセスメモリセルである。
スレーブセルは、 Ｎ ！１ＮＯＳＦＥ７５ ｎ 〜８
ｎと、Ｐ型ＭＯ３ＦＥＴ７Ｆ、８Ｆと、Ｎ型ＭＯＳＦ
ＥＴ７ ｎ、８ ｎ （７）ソース電極とＧＮＤの間に
接続され、ゲートに外部制御信号４が印加される、Ｎ型
！ｌｌ０ｓＦＥＴよりなるトランスファ−）９ｎからな
る。マスタセル、スレーブセルは共にデータ線ＱＢＵＳ
、 ｕｎｕｓに接続され、マスタセル、スレープルには
それぞれワード線３．２が接続されている。 ＩＯＰ
、 ＩＩＦはプリチャージ信号ｌがゲートに印加される
Ｐ ＷＩＭＯ９ＦＥＴよりなるトランスファゲートであ
る。
ｎと、Ｐ型ＭＯ３ＦＥＴ７Ｆ、８Ｆと、Ｎ型ＭＯＳＦ
ＥＴ７ ｎ、８ ｎ （７）ソース電極とＧＮＤの間に
接続され、ゲートに外部制御信号４が印加される、Ｎ型
！ｌｌ０ｓＦＥＴよりなるトランスファ−）９ｎからな
る。マスタセル、スレーブセルは共にデータ線ＱＢＵＳ
、 ｕｎｕｓに接続され、マスタセル、スレープルには
それぞれワード線３．２が接続されている。 ＩＯＰ
、 ＩＩＦはプリチャージ信号ｌがゲートに印加される
Ｐ ＷＩＭＯ９ＦＥＴよりなるトランスファゲートであ
る。
次に、本実施例の動作を第２図のタイムチャートを参照
して説明する。
して説明する。
■のタイミングにおいてマスク、スレーブ各メモリセル
のワードｔｉＩ２および３を高レベル、外部制御信号４
を低レベルにした場合、マスタセルが高レベル電圧、ス
レーブセルが低レベル電圧のデータを保持していれば、
電源ｖＤｊｌ〜Ｐ型ＭＯ９ＦＥＴ３Ｐ−節点Ａ −Ｎ
ｌｌｊ ＭＯＳＦＥＴ ｌ ｎ 〜データ線ＱＢＵＳ〜
Ｎ型ＭＯＳＦＥＴ５ｎ 〜節点Ｃ−Ｎ型ＭＯＳＦＥ７７
ｎ −Ｎ型ＭＯＳＦＥＴ９ ｎ−ＧＮＤという電流回
路はトランスファゲート９ｎが非導通であるから遮断さ
れる。したかって、押点Ａおよびデータ線ＱＢＵＳの電
位は高レベルに保たれる。一方、データ線ＱＢＵＳ側で
は、電＆；ｉ Ｖｏｌ 〜 Ｐ 型 Ｎ０ＳＦＥ
Ｔ８ Ｐ −ｆｒｌ 点 Ｄ−Ｎ 型ＭＯ５ＦＥ
Ｔ６ｎ〜データ線ＱＢＵＳ−Ｎ型ＭＯＳＦＥＴ２ ｎ−
節点Ｂ〜Ｎ ）ｆ９ ＭＯＳＦＥＴ ４ ｎという回路
に電流が流れ１節点りの電位がＰ型ＭＯＳＦＥＴ７ Ｐ
、 Ｎ型ＭＯＳＦＥτ７ｎよりな６ ＣＭＯＳインバ
ータのスレッシホールド電圧以下に降下すれば、節点Ｃ
の電位は高レベルで安定状態となり、スレーブセルは高
レベルのデータ保持となる。
のワードｔｉＩ２および３を高レベル、外部制御信号４
を低レベルにした場合、マスタセルが高レベル電圧、ス
レーブセルが低レベル電圧のデータを保持していれば、
電源ｖＤｊｌ〜Ｐ型ＭＯ９ＦＥＴ３Ｐ−節点Ａ −Ｎ
ｌｌｊ ＭＯＳＦＥＴ ｌ ｎ 〜データ線ＱＢＵＳ〜
Ｎ型ＭＯＳＦＥＴ５ｎ 〜節点Ｃ−Ｎ型ＭＯＳＦＥ７７
ｎ −Ｎ型ＭＯＳＦＥＴ９ ｎ−ＧＮＤという電流回
路はトランスファゲート９ｎが非導通であるから遮断さ
れる。したかって、押点Ａおよびデータ線ＱＢＵＳの電
位は高レベルに保たれる。一方、データ線ＱＢＵＳ側で
は、電＆；ｉ Ｖｏｌ 〜 Ｐ 型 Ｎ０ＳＦＥ
Ｔ８ Ｐ −ｆｒｌ 点 Ｄ−Ｎ 型ＭＯ５ＦＥ
Ｔ６ｎ〜データ線ＱＢＵＳ−Ｎ型ＭＯＳＦＥＴ２ ｎ−
節点Ｂ〜Ｎ ）ｆ９ ＭＯＳＦＥＴ ４ ｎという回路
に電流が流れ１節点りの電位がＰ型ＭＯＳＦＥＴ７ Ｐ
、 Ｎ型ＭＯＳＦＥτ７ｎよりな６ ＣＭＯＳインバ
ータのスレッシホールド電圧以下に降下すれば、節点Ｃ
の電位は高レベルで安定状態となり、スレーブセルは高
レベルのデータ保持となる。
上述したように、第２図の工のタイミングにおいて、２
つのメモリセルのワード線２．３を同時に高レベルとし
た場合、データ線ＱＢｔｌＳあるいはデータ線Ｕｎｕｓ
からスレーブセルのＧＮＤへ流れる電流回路を遮断して
スレーブセルに保持されている低レベルのデータがデー
タ線ＱＢｔｌＳあるいはデータ１！ｉｔ ＱＢｔｌＳに
読出されることを阻止することにより。
つのメモリセルのワード線２．３を同時に高レベルとし
た場合、データ線ＱＢｔｌＳあるいはデータ線Ｕｎｕｓ
からスレーブセルのＧＮＤへ流れる電流回路を遮断して
スレーブセルに保持されている低レベルのデータがデー
タ線ＱＢｔｌＳあるいはデータ１！ｉｔ ＱＢｔｌＳに
読出されることを阻止することにより。
スレーブセルに保持されているデータのレベルにかかわ
らず、データ線ＱＢＵＳ、 Ｑｎｕｓには、マスタセル
のＧＮＤへ流れる電流によってマスタセルのデータが読
出される。一方、電流回路を遮断され、データ線を自ら
の保持するデータのレベルに反転させる能力を欠くスレ
ーブセルには、データ線ＱＢｔｌＳ、 ＱＢＵＳのデー
タがそのまま書込まれる。したがって、マスタセルから
読出されたデータが、同一タイミングでスレーブセルに
書込まれる。
らず、データ線ＱＢＵＳ、 Ｑｎｕｓには、マスタセル
のＧＮＤへ流れる電流によってマスタセルのデータが読
出される。一方、電流回路を遮断され、データ線を自ら
の保持するデータのレベルに反転させる能力を欠くスレ
ーブセルには、データ線ＱＢｔｌＳ、 ＱＢＵＳのデー
タがそのまま書込まれる。したがって、マスタセルから
読出されたデータが、同一タイミングでスレーブセルに
書込まれる。
以上説明したように本発明は、同一のデータ線に接続さ
れたマスタセルからスレーブセルへとデータの読出し、
書込みを行なう際、両セルのワード線を同一タイミング
で高レベルとし、さらに同時にスレーブセル内部の電流
回路を遮断することにより、マスタセルのデータの読出
しと、そのデータのスレーブセルへの書込みを同一タイ
ミングで行なうことができ、同一のデータ線に接続され
た複数のセルのワード線を同一タイミングで高レベルと
した際、データを書込むセルの内部の電流回路のみを遮
断することにより、メモリセル相互に読出し、書込みが
可ス七となる効果がある。
れたマスタセルからスレーブセルへとデータの読出し、
書込みを行なう際、両セルのワード線を同一タイミング
で高レベルとし、さらに同時にスレーブセル内部の電流
回路を遮断することにより、マスタセルのデータの読出
しと、そのデータのスレーブセルへの書込みを同一タイ
ミングで行なうことができ、同一のデータ線に接続され
た複数のセルのワード線を同一タイミングで高レベルと
した際、データを書込むセルの内部の電流回路のみを遮
断することにより、メモリセル相互に読出し、書込みが
可ス七となる効果がある。
第１図は本発明のメモリ回路の一実施例を示す回路図、
第２図は第１図のメモリ回路の動作を示すタイミングチ
ャート、第３図はランダムアクセスメモリ回路の従来例
の回路図、第４図、第５図は第３図のメモリ回路の動作
を示すタイミングチャートである。 ｉ ｎ、２ｎ、３ｎ、４ｎ、５ｎ、６ｎ、７ｎ、８ｎ、
９ｎ −−−Ｎ形０３ＦＥＴ ３Ｆ、４Ｆ、７Ｐ、８Ｐ、ＩＯＰ、ＩＩＰ−Ｐ形ＭＯ！
ｌ；ＦＥＴ、 Ａ、Ｂ、Ｃ，Ｄ・・・節点、 １．２．３・・・・・・ワード線 ４・・・・・・外部制御信号 ＱＢＵＳ、 ＱＢＵＳ・・・データ線。
第２図は第１図のメモリ回路の動作を示すタイミングチ
ャート、第３図はランダムアクセスメモリ回路の従来例
の回路図、第４図、第５図は第３図のメモリ回路の動作
を示すタイミングチャートである。 ｉ ｎ、２ｎ、３ｎ、４ｎ、５ｎ、６ｎ、７ｎ、８ｎ、
９ｎ −−−Ｎ形０３ＦＥＴ ３Ｆ、４Ｆ、７Ｐ、８Ｐ、ＩＯＰ、ＩＩＰ−Ｐ形ＭＯ！
ｌ；ＦＥＴ、 Ａ、Ｂ、Ｃ，Ｄ・・・節点、 １．２．３・・・・・・ワード線 ４・・・・・・外部制御信号 ＱＢＵＳ、 ＱＢＵＳ・・・データ線。
Claims (1)
- 【特許請求の範囲】 ランダムアクセスメモリセルより構成されたメモリ回
路において、 データ線に接続された複数のメモリセルの内、少なくと
も１個のメモリセルの電流回路に、該メモリセルに該メ
モリセルと同一のデータ線に接続された他のメモリセル
の保持データを書込む場合に、両メモリセルのワード線
のアクティブと同時に外部制御信号により非導通になる
トランスファゲートを備えたことを特徴とするメモリ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60198363A JPS6258489A (ja) | 1985-09-06 | 1985-09-06 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60198363A JPS6258489A (ja) | 1985-09-06 | 1985-09-06 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6258489A true JPS6258489A (ja) | 1987-03-14 |
| JPH0259556B2 JPH0259556B2 (ja) | 1990-12-12 |
Family
ID=16389859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60198363A Granted JPS6258489A (ja) | 1985-09-06 | 1985-09-06 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6258489A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007049038A (ja) * | 2005-08-11 | 2007-02-22 | Matsushita Electric Works Ltd | 発光装置 |
| JP2014179142A (ja) * | 2013-03-14 | 2014-09-25 | Toshiba Corp | 半導体記憶装置 |
-
1985
- 1985-09-06 JP JP60198363A patent/JPS6258489A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007049038A (ja) * | 2005-08-11 | 2007-02-22 | Matsushita Electric Works Ltd | 発光装置 |
| JP2014179142A (ja) * | 2013-03-14 | 2014-09-25 | Toshiba Corp | 半導体記憶装置 |
| US9159439B2 (en) | 2013-03-14 | 2015-10-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US9472296B2 (en) | 2013-03-14 | 2016-10-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device including circuits with data holding capability and bus for data transmission |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0259556B2 (ja) | 1990-12-12 |
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