JPS6258491A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPS6258491A JPS6258491A JP60197925A JP19792585A JPS6258491A JP S6258491 A JPS6258491 A JP S6258491A JP 60197925 A JP60197925 A JP 60197925A JP 19792585 A JP19792585 A JP 19792585A JP S6258491 A JPS6258491 A JP S6258491A
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- 230000005611 electricity Effects 0.000 claims 1
- 230000015654 memory Effects 0.000 abstract description 34
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- 239000013078 crystal Substances 0.000 description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリセルに関する。
高集積半導体メモリ用メモリセルとして１つのトランジ
スタと１つのコンデンサから構成されるメモリセル（以
下ＩＴＩＣセルと記す）は、構成要素が少なく、メモリ
セル面積の微小化が容易なため広く使われている。
スタと１つのコンデンサから構成されるメモリセル（以
下ＩＴＩＣセルと記す）は、構成要素が少なく、メモリ
セル面積の微小化が容易なため広く使われている。
ＩＴＩＣセルでは、各メモリセルにあるコンデンサの貯
蔵電荷を直接読み出す形式を取るのが普通である。例え
ば、メモリセルの記憶ノードを書き込み時にＯＶに設定
する場合を°′０”書き込み、ＶＳに設定する場合を“
１″書き込みとすると、メモリセルコンデンサに貯蔵さ
れる電荷量の０”′１１ ｌ １１間の差は、メモリセ
ル容量をＣ８とすると、Ｃ８・ＶＳとなる。この場合、
センス増幅器への出力電圧の“Ｏ”、“１”間の差は、
ビット線の浮遊容量をＣＢとすると、はぼＣ８・Ｖ Ｓ
／（ＣＢ＋ＣＳ）となる。
蔵電荷を直接読み出す形式を取るのが普通である。例え
ば、メモリセルの記憶ノードを書き込み時にＯＶに設定
する場合を°′０”書き込み、ＶＳに設定する場合を“
１″書き込みとすると、メモリセルコンデンサに貯蔵さ
れる電荷量の０”′１１ ｌ １１間の差は、メモリセ
ル容量をＣ８とすると、Ｃ８・ＶＳとなる。この場合、
センス増幅器への出力電圧の“Ｏ”、“１”間の差は、
ビット線の浮遊容量をＣＢとすると、はぼＣ８・Ｖ Ｓ
／（ＣＢ＋ＣＳ）となる。
一般に、半導体メモリの高集積化は微細加工によるメモ
リセルおよび周辺回路の微小化を伴って行なわれる。メ
モリセルや周辺回路を微小化するためにはトランジスタ
の微小化が必要であるが、この場合、トランジスタの耐
圧が低下したり、ホットエレクトロンによるトランジス
タの経時変化が生じるなどの理由のため、電源電圧を低
下させることが必要である。そのため、ＩＴＩＣセルを
用いた半導体メモリを高集積化すると、電源電圧の低下
分だけセンス増幅器への出力電圧は小さくなる。以上の
理由のため、従来のＩＴＩＣセルを用いたメモリでは、
安定な読み出し動作と高集積化を両立させることが困難
であった。
リセルおよび周辺回路の微小化を伴って行なわれる。メ
モリセルや周辺回路を微小化するためにはトランジスタ
の微小化が必要であるが、この場合、トランジスタの耐
圧が低下したり、ホットエレクトロンによるトランジス
タの経時変化が生じるなどの理由のため、電源電圧を低
下させることが必要である。そのため、ＩＴＩＣセルを
用いた半導体メモリを高集積化すると、電源電圧の低下
分だけセンス増幅器への出力電圧は小さくなる。以上の
理由のため、従来のＩＴＩＣセルを用いたメモリでは、
安定な読み出し動作と高集積化を両立させることが困難
であった。
〈発明の目的）
本発明の目的は、微小化に伴い１部の供給電圧を低下さ
せても安定な読み出し動作が可能な高集積化された半導
体メモリセルを提供することにある。
せても安定な読み出し動作が可能な高集積化された半導
体メモリセルを提供することにある。
（発明の構成）
本発明によれば、ビット線に接続された第１通電電極と
ワード線に接続されたゲート電極と第２通電電極を有す
るトランジスタと、一方の電極が前記Ｉ・ランジスタの
第２通電電極に接続され他方の電極が供給される電圧の
振幅がビット線およびワード線に供給されるそれよりも
大きい読み出し専用ワード線に接続された可変容量素子
とを備えた半導体メモリセルが得られる。
ワード線に接続されたゲート電極と第２通電電極を有す
るトランジスタと、一方の電極が前記Ｉ・ランジスタの
第２通電電極に接続され他方の電極が供給される電圧の
振幅がビット線およびワード線に供給されるそれよりも
大きい読み出し専用ワード線に接続された可変容量素子
とを備えた半導体メモリセルが得られる。
（実施例）
第１図は本発明の一実施例を示す回路図である。
第１図において１１はＮ型チャンネルＭＯＳＦＥＴ、１
２は可変容量素子、１３は記憶ノード１９につながる寄
生容量、１４はワード線、１５はビット線、１６は読み
出し専用ワード線をそれぞれ示す９本実施例では、ＭＯ
３ＦＥＴＩ １のしきい値電圧を０．５■と仮定し、可
変容量素子１２は記憶ノードＩＩＦＩの電位が読み出し
専用ワード線１６側の電位よりも０．５ｖ以上高い時に
は大きい容量値、例えば寄生容量１３の約２倍の容量値
を示し、それ以外の時は非常に小さい容量値を示すもの
と仮定する。
２は可変容量素子、１３は記憶ノード１９につながる寄
生容量、１４はワード線、１５はビット線、１６は読み
出し専用ワード線をそれぞれ示す９本実施例では、ＭＯ
３ＦＥＴＩ １のしきい値電圧を０．５■と仮定し、可
変容量素子１２は記憶ノードＩＩＦＩの電位が読み出し
専用ワード線１６側の電位よりも０．５ｖ以上高い時に
は大きい容量値、例えば寄生容量１３の約２倍の容量値
を示し、それ以外の時は非常に小さい容量値を示すもの
と仮定する。
第２図は第１図の実施例の動作電圧波形の一例を示す図
である。書き込み動作時には、ワード線を２．５■にし
、ビット線電圧を書き込む情報に従い、例えば１”情報
では２．５Ｖに、“０”情報ではＯ■にする。この時Ｍ
Ｏ３ＦＥＴＩ １はオン状態のため、記憶ノード１９の
電位はビット線電圧に対応し、°１”情報を書き込んだ
場合は約２Ｖに、” ｏ ”情報を書き込んだ場合は、
約ＱＶになる。
である。書き込み動作時には、ワード線を２．５■にし
、ビット線電圧を書き込む情報に従い、例えば１”情報
では２．５Ｖに、“０”情報ではＯ■にする。この時Ｍ
Ｏ３ＦＥＴＩ １はオン状態のため、記憶ノード１９の
電位はビット線電圧に対応し、°１”情報を書き込んだ
場合は約２Ｖに、” ｏ ”情報を書き込んだ場合は、
約ＱＶになる。
読み出し動作時には、ビット線を例えば１■にプリチャ
ージしたのちセンス増幅器につなぎ、まず読み出し専用
ワード線電圧を５■にする。このとき、メモリセルに′
０”情報が貯蔵されている場合は、記憶ノード１９が約
０■のため可変容量素子１２の容量は小さく、記憶ノー
ド１９は約ＯＶのままである。メモリセルに“１°′情
報が貯蔵されている場合は、記憶ノード１９が約２Ｖの
ため可変容量素子１２の容量は大きく、記憶ノード１９
は約５ｖまで上昇する０次ぎにワード線電圧を２．５■
にする。このとき、メモリセルに“０°゛情報が貯蔵さ
れている場合は、ビット線電圧がＣＰ／（ＣＢ十ＣＰ）
だけ０ＶｌｌＴ！Ｉに変化する。ここでＣＰは寄生容量
１３の容量値、ＣＢはビット線１５の容量値である。メ
モリセルに“１”情報が貯蔵されている場合は、ビット
線電圧が４・（ＣＰ＋Ｃ５）／ （ＣＢ＋ＣＰ＋ＣＳ）
だけ正側に変化する。ここでＣ３は可変容量素子１２の
容量が大きいときの容量値である。この“０”、１１
ｌ １１間のビット線電圧変化の差をセンス増幅器で感
知増幅して、読み出し動作を行なう。
ージしたのちセンス増幅器につなぎ、まず読み出し専用
ワード線電圧を５■にする。このとき、メモリセルに′
０”情報が貯蔵されている場合は、記憶ノード１９が約
０■のため可変容量素子１２の容量は小さく、記憶ノー
ド１９は約ＯＶのままである。メモリセルに“１°′情
報が貯蔵されている場合は、記憶ノード１９が約２Ｖの
ため可変容量素子１２の容量は大きく、記憶ノード１９
は約５ｖまで上昇する０次ぎにワード線電圧を２．５■
にする。このとき、メモリセルに“０°゛情報が貯蔵さ
れている場合は、ビット線電圧がＣＰ／（ＣＢ十ＣＰ）
だけ０ＶｌｌＴ！Ｉに変化する。ここでＣＰは寄生容量
１３の容量値、ＣＢはビット線１５の容量値である。メ
モリセルに“１”情報が貯蔵されている場合は、ビット
線電圧が４・（ＣＰ＋Ｃ５）／ （ＣＢ＋ＣＰ＋ＣＳ）
だけ正側に変化する。ここでＣ３は可変容量素子１２の
容量が大きいときの容量値である。この“０”、１１
ｌ １１間のビット線電圧変化の差をセンス増幅器で感
知増幅して、読み出し動作を行なう。
このように本メモリセルでは、ワード線１４が２．５■
に上昇する寸前の記憶ノード１９の電圧差が“０”のと
きと“１”のときで約５■あるため、ビット線１５に出
力される信号電圧は５Ｖ電源動作のときとほとんど変わ
らない。さらに動作電圧は読み出し専用ワード線１６以
外は２．５Ｖであるため、読み出し専用ワード線１６の
駆動回路以外は２．５■電源用に設計された微小Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔで十分である。読み出し専用ワード線１
６が５■になってからワード線１４が２．５Ｖに上昇す
るまでの短期間だけＭＯ３ＦＥＴＩ １のソースドレイ
ン間に４■の電位差がかかるが、この期間は極めて短い
ので、このＭＯＳＦＥＴＩＩに重大な経時変化を起こす
ことはない、ワード線１４が２．５■になれば記憶ノー
ド１９の電位はすぐ１＋４・ （ＣＰ＋ＣＳ）／ （Ｃ
Ｂ＋ＣＰ＋Ｃ３）に低下する。
に上昇する寸前の記憶ノード１９の電圧差が“０”のと
きと“１”のときで約５■あるため、ビット線１５に出
力される信号電圧は５Ｖ電源動作のときとほとんど変わ
らない。さらに動作電圧は読み出し専用ワード線１６以
外は２．５Ｖであるため、読み出し専用ワード線１６の
駆動回路以外は２．５■電源用に設計された微小Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔで十分である。読み出し専用ワード線１
６が５■になってからワード線１４が２．５Ｖに上昇す
るまでの短期間だけＭＯ３ＦＥＴＩ １のソースドレイ
ン間に４■の電位差がかかるが、この期間は極めて短い
ので、このＭＯＳＦＥＴＩＩに重大な経時変化を起こす
ことはない、ワード線１４が２．５■になれば記憶ノー
ド１９の電位はすぐ１＋４・ （ＣＰ＋ＣＳ）／ （Ｃ
Ｂ＋ＣＰ＋Ｃ３）に低下する。
尚、この式は、例えばＣＢ／Ｃ３＝１０のとき、１．４
Ｖぐらいを与える。
Ｖぐらいを与える。
読み出しも書き込みも行なわない非選択メモリセルでは
両ワード線を０■に保つので、メモリセルはビット線電
圧に影響を与えず、またメモリセルに貯蔵された情報は
ビット線の影響を受けない。
両ワード線を０■に保つので、メモリセルはビット線電
圧に影響を与えず、またメモリセルに貯蔵された情報は
ビット線の影響を受けない。
読み出し書き込み動作時には、選択されたワード線につ
ながる全てのＭＯＳＦＥＴがオン状態になるため、この
ワード線につながる非選択メモリセルの貯蔵情報が破壊
される可能性がある。このことを避ける為には、読み出
し書き込み動作を１サイクルとして常に両方を行なうこ
ととし、選択されたメモリセルと同じワード線につなが
る全てのメモリセルの貯蔵情報を読み出して一時貯蔵し
ておき、選択されたメモリセルに対する情報の読み出し
書き込みをこの一時貯蔵所に対して行なったのち、これ
らのメモリセルに一時貯蔵しておいた情報を再書き込み
すればよい。
ながる全てのＭＯＳＦＥＴがオン状態になるため、この
ワード線につながる非選択メモリセルの貯蔵情報が破壊
される可能性がある。このことを避ける為には、読み出
し書き込み動作を１サイクルとして常に両方を行なうこ
ととし、選択されたメモリセルと同じワード線につなが
る全てのメモリセルの貯蔵情報を読み出して一時貯蔵し
ておき、選択されたメモリセルに対する情報の読み出し
書き込みをこの一時貯蔵所に対して行なったのち、これ
らのメモリセルに一時貯蔵しておいた情報を再書き込み
すればよい。
読み出し動作時に読み出し専用ワード線１６を０ｖから
５Ｖに変化させるが、この時°゛１“貯蔵メモリセルの
記憶ノード１９の電位は容量結合により約２■から少な
くとも約５■までには上昇する。なぜならば、読み出し
専用ワード線がＱＶから４．５■まで変化する間に、記
憶ノード１９は２Ｖから約５Ｖに変化するが、この間記
憶ノード１９１ｐＪの電位は常に読み出しワード線１６
側よりも０．５Ｖ以上高く、可変容量素子１２の容量値
は常に大きいままであるからである。一方、この時の°
“０″貯蔵メモリセルの記憶ノード１９の電位は約ＯＶ
のままで、可変容量素子１２の容量値は小さいままであ
る。
５Ｖに変化させるが、この時°゛１“貯蔵メモリセルの
記憶ノード１９の電位は容量結合により約２■から少な
くとも約５■までには上昇する。なぜならば、読み出し
専用ワード線がＱＶから４．５■まで変化する間に、記
憶ノード１９は２Ｖから約５Ｖに変化するが、この間記
憶ノード１９１ｐＪの電位は常に読み出しワード線１６
側よりも０．５Ｖ以上高く、可変容量素子１２の容量値
は常に大きいままであるからである。一方、この時の°
“０″貯蔵メモリセルの記憶ノード１９の電位は約ＯＶ
のままで、可変容量素子１２の容量値は小さいままであ
る。
第３図は第１図に示した実施例を実際に半導体基板を用
いて実現した場合の断面図である。第３図において、３
１１はＰ型シリコン結晶基板、３１２．３１３．３２１
はＮ型領域、３１４，３２２はＭＯＳＦＥＴまたはＭＯ
Ｓ容量を形成するゲート絶縁体膜、３１５，３２３は導
電体膜、３４０はワード線、３５０はビット線、３６０
は読み出し専用ワード線、３９０は分離用絶縁体膜をそ
れぞれ示す。３１１，３１２，３１３．３１Ｃ３１５は
第１図の１１に対応するＮ型チャンネルＭＯ８ＦＥＴを
、３２１，３２２，３２３は１２に対応する可変容量素
子をそれぞれ構成する。
いて実現した場合の断面図である。第３図において、３
１１はＰ型シリコン結晶基板、３１２．３１３．３２１
はＮ型領域、３１４，３２２はＭＯＳＦＥＴまたはＭＯ
Ｓ容量を形成するゲート絶縁体膜、３１５，３２３は導
電体膜、３４０はワード線、３５０はビット線、３６０
は読み出し専用ワード線、３９０は分離用絶縁体膜をそ
れぞれ示す。３１１，３１２，３１３．３１Ｃ３１５は
第１図の１１に対応するＮ型チャンネルＭＯ８ＦＥＴを
、３２１，３２２，３２３は１２に対応する可変容量素
子をそれぞれ構成する。
Ｐ型シリコン結晶基板３１１がＯ■に保たれており、そ
の時の３２１．３２２，３２３で構成されるＭＯＳ容量
のしきい値電圧を０．５■の場合を考える。電極３２３
の電位が電極３２１の電位よりも０．５Ｖ以上高いとき
ＭＯ３表面には反転層ができるなめ、両電極間の容量は
ゲート絶縁膜３２２の面積と厚さで決まる大きい値とな
る。一方、電極３２３の電位が電極３２１の電位よりも
０．５Ｖ以上高くないときには、反転層ができず、両電
極間の容量はそれらが重なった代かな部分で作られる非
常に小さな値となる。そのため、３２１゜３２２．３２
３で構成されるＭＯＳ容量は、先に述べた可変容量素子
の特性を満足する。
の時の３２１．３２２，３２３で構成されるＭＯＳ容量
のしきい値電圧を０．５■の場合を考える。電極３２３
の電位が電極３２１の電位よりも０．５Ｖ以上高いとき
ＭＯ３表面には反転層ができるなめ、両電極間の容量は
ゲート絶縁膜３２２の面積と厚さで決まる大きい値とな
る。一方、電極３２３の電位が電極３２１の電位よりも
０．５Ｖ以上高くないときには、反転層ができず、両電
極間の容量はそれらが重なった代かな部分で作られる非
常に小さな値となる。そのため、３２１゜３２２．３２
３で構成されるＭＯＳ容量は、先に述べた可変容量素子
の特性を満足する。
以上説明の便宜上、第１図、第２図、第３図に示される
回路構成、動作電圧、構造実施例を用いたが、本発明は
これに限るものではない。トランジスタの、種類、導電
型、しきい値電圧、電源電圧は他の適当なものまたは値
でも構わない。
回路構成、動作電圧、構造実施例を用いたが、本発明は
これに限るものではない。トランジスタの、種類、導電
型、しきい値電圧、電源電圧は他の適当なものまたは値
でも構わない。
（発明の効果）
以上説明したように、本発明の半導体メモリセルは、低
電圧動作用に設計された微小ＭＯＳＦＥＴで構成しても
問題がない上、読み出し信号電圧の低下を小さくするこ
とができるという効果がある。
電圧動作用に設計された微小ＭＯＳＦＥＴで構成しても
問題がない上、読み出し信号電圧の低下を小さくするこ
とができるという効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図の
実施例の動作電圧波形図、第３図は第１図の実施例を半
導体を用いて実現した場合の断面図である。 １１・・・ＭＯＳＦＥＴ、１２・・・可変容量素子、１
３・・・寄生容量、１４・・・ワード線、１５・・・ビ
ット線、１６・・・読み出し専用ワード線、３１１・・
・Ｐ型シリコン結晶基板、３１２，３１３．３２１・・
・Ｎ型領域、３１４，３２２・・・ゲート絶縁体膜、３
１５゜３２３・・・導電体膜、３４０・・・ワード線、
３５０・・・ビット線、３６０・・・読み出し専用ワー
ド線、３９０・・・絶縁体膜。 第 １ 回 ＄ ２ 図 訃込Ｊｔ 砥寿よＬ
実施例の動作電圧波形図、第３図は第１図の実施例を半
導体を用いて実現した場合の断面図である。 １１・・・ＭＯＳＦＥＴ、１２・・・可変容量素子、１
３・・・寄生容量、１４・・・ワード線、１５・・・ビ
ット線、１６・・・読み出し専用ワード線、３１１・・
・Ｐ型シリコン結晶基板、３１２，３１３．３２１・・
・Ｎ型領域、３１４，３２２・・・ゲート絶縁体膜、３
１５゜３２３・・・導電体膜、３４０・・・ワード線、
３５０・・・ビット線、３６０・・・読み出し専用ワー
ド線、３９０・・・絶縁体膜。 第 １ 回 ＄ ２ 図 訃込Ｊｔ 砥寿よＬ
Claims (1)
- ビット線に接続された第１通電電極と、ワード線に接続
されたゲート電極と第２通電電極を有するトランジスタ
と、一方の電極が前記トランジスタの第２通電電極に接
続され他方の電極が供給される電圧の振幅がビット線お
よびワード線に供給されるそれよりも大きい読み出し専
用ワード線に接続された可変容量素子とを備えたことを
特徴とする半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197925A JPS6258491A (ja) | 1985-09-06 | 1985-09-06 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197925A JPS6258491A (ja) | 1985-09-06 | 1985-09-06 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6258491A true JPS6258491A (ja) | 1987-03-14 |
Family
ID=16382558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60197925A Pending JPS6258491A (ja) | 1985-09-06 | 1985-09-06 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6258491A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190363A (ja) * | 2005-01-04 | 2006-07-20 | Internatl Business Mach Corp <Ibm> | ゲート制御ダイオードを使用するメモリ・セルおよびこれの使用方法、半導体構造 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS512360A (ja) * | 1974-06-24 | 1976-01-09 | Mitsubishi Electric Corp | |
| JPS525225A (en) * | 1975-07-02 | 1977-01-14 | Fujitsu Ltd | Semi-conductor memory |
| JPS53123685A (en) * | 1977-04-04 | 1978-10-28 | Nec Corp | Binary memory device |
| JPS5641590A (en) * | 1979-09-11 | 1981-04-18 | Nec Corp | Semiconductor memory unit |
-
1985
- 1985-09-06 JP JP60197925A patent/JPS6258491A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS512360A (ja) * | 1974-06-24 | 1976-01-09 | Mitsubishi Electric Corp | |
| JPS525225A (en) * | 1975-07-02 | 1977-01-14 | Fujitsu Ltd | Semi-conductor memory |
| JPS53123685A (en) * | 1977-04-04 | 1978-10-28 | Nec Corp | Binary memory device |
| JPS5641590A (en) * | 1979-09-11 | 1981-04-18 | Nec Corp | Semiconductor memory unit |
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|---|---|---|---|---|
| JP2006190363A (ja) * | 2005-01-04 | 2006-07-20 | Internatl Business Mach Corp <Ibm> | ゲート制御ダイオードを使用するメモリ・セルおよびこれの使用方法、半導体構造 |
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