JPS6258710A - 利得制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は利得を制御できる増幅回路に関し、特に利得制
御をかけた場合に出力にショック雑音や直流変動を生じ
させないようにした利得制御回路に関する。

〔従来の技術〕

従来より利得を制御したときの出力のショック雑音や直
流変動を押さえた利得制御回路として図２に示すような
回路が公知である。

第２図の従来例においては２組の共通エミッタ接続さね
、たトランジスタ１，２と３，４を備えそれぞれの共通
エミッタに接続された電流源５，６を備えており前記ト
ランジスタ２と４のコレクタは共に電源７へ接続され前
記トランジスタｌと３のコレクタは共通に接続されて出
力端子８へ接続されるとともに負荷抵抗を介して電源へ
接続され上記トランジスタ１と４のベースは共通に接続
されて第１の利得制御入力端子１０へ接続され上記トラ
ンジスタ２と３のベースは共通に接続されて第２の利得
制御入力端子１１へ接続されている。

ここで電流源５．６の大きさはほぼ同等に設定されてお
りさらに第１の電流源５の゛直流には信号′電流が重畳
されている。

第２図の従来例は以上説明したような構成となっている
ため第１の利得制御入力端子１０に印加される電圧ＶＣ
Ｉが第２の利得制御入力端子１１に印加される電圧ＶＣ
２より充分高い場合はトランジスタ１と４だけが導通し
トランジスタ２と３は遮断状態となる。このため負荷抵
抗９には第１の電流源５の電流すなわち信号電流が重畳
された直流電流が流ｎこの電流による負荷抵抗９での電
圧降下が出力端子８より取り出されることになる。

一方、第１の利得制御入力端子１０に印加される電圧Ｖ
ＣＩが第２の利得制御入力端子１１に印加される電圧Ｖ
Ｃ２より充分低い場合はトランジスタｌと４は遮断状態
となり逆にトランジスタ２と３が導通するこのため負荷
抵抗９には第２の電流源６の電流が流れる。又、第１の
利得制御入力端子１０に剛力Ｕさｉる′１圧ｖｃｌと第
２の利得制御入力端子１１（で印加される電圧ＶＣ２が
近い電圧にあｎはトランジスタ１〜４はすべて導通状態
となり負荷抵抗９にはＶｃ、とＶｃ２の差に応じた配分
比で第１．第２の電流源５，６の′１流が合成されて流
れることになる。

以上説明したように第２図に示した従来例では第１．第
２の利得制御入力扇子１０．１１に印加する電圧によっ
て負荷抵抗９に流れる電流を第１の電流源５による電流
のみの状態から第２の電流源６による電流のみの状態ま
で連続して用度することができていた。

しかも信号′直流は前述したように第１の電流源５にの
み重畳されているので利得も制御することができていた
。

〔発明が解決しようとする問題点〕

ところが第２図に示した従来例では利得制御に共なって
発生する出力端子８の動作点の変化をなくするためには
第１の電流源５の直流成分と第２の電流源６の電流は全
く等しくなけれはならない。

しかしこのようなことは現実には実現できないため利得
制御に共なって出力端子８にはショック雑音や直流変動
が発生してしまう欠点があった。

〔問題点を解決するための手段〕

本発明の利得制御回路は以上述べたように従来の利得制
御回路の欠点をなくすためにコンデンサと電流加算トラ
ンジスタを有している。

〔夫施例〕

次に本発明について図面を参照して説明する。

第１図に本発明による利得制御回路を示す。第１図にお
いては２組の共通エミッタ接続されたトランジスタ１．
２と３，４を備えそれぞれの共通エミッタに接続された
第１．第２の電流源５，６を備えており前記トランジス
タ２と４のコレクタは共通に接続されてローパスフィル
ターとして動作するコンデンサ１２を介して基準電位へ
接続されるとともに第２の電流加算トランジスタ１４の
エミッタへ接続石れ、前記トランジスタ１と３のコレク
タは共通に第１の電流加算トランジスタ１３のエミッタ
へ接続され、前記第１．第２の電流加算トランジスタ１
３．１４のベースは共通にバイアス電源１５へ接続され
前記第１．第２の電流加算トランジスタ１３．１４のコ
レクタは共通に接続されて出力端子８へ接続されるとと
もに負荷抵抗９を介して１源へ接続され、前記トランジ
スタ１と４のベースは共通に接続されて第１の利得制御
入力端子１０へ接続され、前記トランジスタ２と３のベ
ースは共通に接続さ扛て第２の利得制御入力端子１１へ
接続されている。ここで第１．第２の電流源５，６の大
きさはほぼ同等に設定されておりさらに第１の゛４流源
５の電流には信号電流が重畳さ扛ている。

本発明による利得制御回路は以上述べたような構成とな
っているため、第１の利得制御入力端子１０に印加され
る′α圧Ｖｃｌが第２の利得制御入力端子１１に印加さ
れる電圧Ｖｃ２より充分高い場合はトランジスタ１と４
が導通しトランジスタ２と３は遮断状態となる。

このため第１の電流加算トランジスタ１３には第１の電
流源５による電流が流れ、一方第２の電流加算トランジ
スタ１４には第２の′１流源６による電流が流れる。し
たがって負荷抵抗９には第１゜第２の電流源５と６の合
成を流が加え合わされて流れることになる。

ここで第１の電流源５には信号電流が重畳されていたた
め負荷抵抗のでの降下電圧が出力端子８より出力として
取り出されている。

一方、第１の利得制御入力端子ｌＯに印加される電圧Ｖ
ｃｌが第２の利得制御入力端子１１に印加される電圧Ｖ
ｃ２より充分低い場合はトランジスタ１と４は遮断状態
となり逆にｌ・ランジスタ２と３が導通する。このため
第１の電流加算トランジスタ１３には第２の電流源６に
よる電流が流れる。

又、コンデンサ１２が第１の電流源５に重畳されていた
信号成分をバイパスするため、第２の電流加算トランジ
スタ１４には第１の電流源５による電流のうちの直流成
分だけが流れる。したがって負荷抵抗９には第１の電流
源５の直流成分と第２の電流源６の電流が加え合わされ
て流れることになる。

又、第１の利得制御入力端子１０に印加される電圧ｖｃ
ｌと第２の利得制御入力端子１１に印加される電圧Ｖｃ
２が近い電圧にあれはトランジスタ１〜４はすべて導通
状態となり、負荷抵抗９には第１の電流源５の直流成分
と第２の電流源６の電流及びｖｃｌとｖｃ２の差に応じ
て第１の電流源５に１畳されていた信号電流の一部が流
れる。

以上説明したように第１図に示した本発明による利得制
御回路では第１．第２の利得制御入力端子１０．１１に
印加する電圧によって負荷抵抗９に流れる信号電流の大
きさを連続して可変することができる。しかもこのとき
負荷抵抗９に流れる電流の直流成分は変化しないので出
力端子の動作点も変化しない。

〔発明の効果〕

以上説明した：う本発明によれば利得を制御することが
できしかもこのときに第１の電流源５の直流成分と第２
の電流源６の電流は等しくなくても出力端子８の動作点
は変化しないため利得制御に共なって出力端子８にはシ
ョック雑音や直流変動が発生しない利点がある。

【図面の簡単な説明】

第１図は従来例を示す図、第２図は本発明による利伺旧
」御回路を示す図である。 図において、１．２，３，４，１３．１４・・・・・・
トランジスタ、５，６・・・・・・を流源、７．１５・
・・・・・電源、８・・・・・・出力端子、９・・・・
・・負荷抵抗、１０゜１１・パ・・・利得制御入力端子
、１２・・・・・・コンデンサ、を示す。 代理人　弁理士　　内　原　　　晋　　　パ猶／　図

Claims (1)

【特許請求の範囲】
1. それぞれエミッタが共通接続された第１、２のトランジ
   スタ及び第３、４のトランジスタと、前記第１、第２の
   トランジスタの共通エミッタ接続された信号成分の重畳
   している第１の電流源と、前記第３、第４のトランジス
   タの共通エミッタに接続された第２の電流源を備え、前
   記第１、第３のトランジスタのコレクタは共通に第５の
   トランジスタのエミッタへ接続され、前記第２、第４の
   トランジスタのコレクタは共通にバイパスコンデンサを
   介して基準電位へ接続されるとともに第６のトランジス
   タのエミッタへ接続され、前記第５、第６のトランジス
   タのコレクタは共通に出力端子へ接続され前記第１、第
   ４のトランジスタのベースは共通に第１の利得制御入力
   端子に接続され前記第２、第３のトランジスタのベース
   は共通に第２の利得制御入力端子に接続されたことを特
   徴とする利得制御回路。