JPS62592B2 - - Google Patents
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- JPS62592B2 JPS62592B2 JP53077455A JP7745578A JPS62592B2 JP S62592 B2 JPS62592 B2 JP S62592B2 JP 53077455 A JP53077455 A JP 53077455A JP 7745578 A JP7745578 A JP 7745578A JP S62592 B2 JPS62592 B2 JP S62592B2
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- region
- semiconductor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
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- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は、相補性MOS電界効果形半導体装
置に関する。
置に関する。
近年、電気的に書換え可能なROM
（EAROM）回路等に於ては、動作モードによつ
て動作電圧レベルの異なる回路が必要となつてい
る。例えばある種のEAROM回路に於ては、消去
動作、書込動作に於ては高電圧（例えば30）で
動作し、読出動作に於ては低電圧（例えば5V）
で動作させる必要がある。又、MIS（Metal−
Insulafor−Semiconductor）型不揮発性半導体記
憶素子等を用いたEAROMに於てはメモリセルア
レイを構成するMIS型電界効果素子の基板と周辺
回路を構成するMOS形トランジスタの基板間の
間を分離（アイソレート）する必要がある。
（EAROM）回路等に於ては、動作モードによつ
て動作電圧レベルの異なる回路が必要となつてい
る。例えばある種のEAROM回路に於ては、消去
動作、書込動作に於ては高電圧（例えば30）で
動作し、読出動作に於ては低電圧（例えば5V）
で動作させる必要がある。又、MIS（Metal−
Insulafor−Semiconductor）型不揮発性半導体記
憶素子等を用いたEAROMに於てはメモリセルア
レイを構成するMIS型電界効果素子の基板と周辺
回路を構成するMOS形トランジスタの基板間の
間を分離（アイソレート）する必要がある。
これはMIS型電界効果素子に２つの記憶状態を
書込む為にMIS型電界効果素子の基板に対してゲ
ートに互いに異なる極性の大きな電圧を与える必
要からきている。
書込む為にMIS型電界効果素子の基板に対してゲ
ートに互いに異なる極性の大きな電圧を与える必
要からきている。
従来、この様なMIS型導界効果素子を用いた
EAROMに於いては、この基板分離技術を用いて
いる為に相補性MOS形（CMOS）回路化が困難
であつた。しかしながら、近年、EAROMの分野
に於ても低消費電力を達成する為のCMOS回路化
が強く望まれている。
EAROMに於いては、この基板分離技術を用いて
いる為に相補性MOS形（CMOS）回路化が困難
であつた。しかしながら、近年、EAROMの分野
に於ても低消費電力を達成する為のCMOS回路化
が強く望まれている。
この発明は、かかる事情に鑑みてなされたもの
であり、その目的は、動作モードによつて異なる
基板電位で動作しかつ低消費電力の相補性MOS
電果効果形半導体を提供するにある。
であり、その目的は、動作モードによつて異なる
基板電位で動作しかつ低消費電力の相補性MOS
電果効果形半導体を提供するにある。
この発明は、１導電型の第１の半導体領域及び
第２の半導体領域を反対導電型の第３の半導体領
域によりpn接合分離する手段を設け、前記第１
の半導体領域、第２の半導体領域及び第３の半導
体領域に絶縁ゲート型電界効果デバイスをそれぞ
れ設けて、前記第３の半導体領域の電位を前記第
１の半導体領域の電位とそれぞれ異なる第１の電
位レベル及び第２の電位レベルのそれぞれに設定
する電位設定手段を設けることにより実現され
る。
第２の半導体領域を反対導電型の第３の半導体領
域によりpn接合分離する手段を設け、前記第１
の半導体領域、第２の半導体領域及び第３の半導
体領域に絶縁ゲート型電界効果デバイスをそれぞ
れ設けて、前記第３の半導体領域の電位を前記第
１の半導体領域の電位とそれぞれ異なる第１の電
位レベル及び第２の電位レベルのそれぞれに設定
する電位設定手段を設けることにより実現され
る。
これによつて、動作モードによつて異なる基板
電位で動作する相補性電界効果デバイスを得、又
低消費電力の相補性MOS形回路を用いた
EAROMを得る事ができる。
電位で動作する相補性電界効果デバイスを得、又
低消費電力の相補性MOS形回路を用いた
EAROMを得る事ができる。
以下に具体的な実施例に基づき、この発明を説
明する。
明する。
第１図に、この発明の一実施例である半導体装
置の断面構造図を示す。基体１１１に於いて、そ
れぞれ第１の導電型（ｐ形）の第１の半導体領域
１と同じくｐ形の第２の半導体領域２が反対導電
型（ｎ形）の第３の半導体領域３によつてpn接
合分離されている。この分離構造は例えばｎ形基
体上にｐ形エピタキシヤル成長層を有するエピタ
キシヤルウエハの表面からｎ形不純物を拡散し
て、このｎ形拡散領域によりｐ形エピタキシヤル
成長置を、第１の半導体領域１と第２の半導体領
域に分離するエピタキシヤル基板分離法や、ｎ形
基体上に表面からｐ形不純物を拡散してそれぞれ
ウエル（Well）構造の第１の半導体領域１と第
２の半導体領域２を形成するウエル拡散基板分離
法を用いて形成することができる。
置の断面構造図を示す。基体１１１に於いて、そ
れぞれ第１の導電型（ｐ形）の第１の半導体領域
１と同じくｐ形の第２の半導体領域２が反対導電
型（ｎ形）の第３の半導体領域３によつてpn接
合分離されている。この分離構造は例えばｎ形基
体上にｐ形エピタキシヤル成長層を有するエピタ
キシヤルウエハの表面からｎ形不純物を拡散し
て、このｎ形拡散領域によりｐ形エピタキシヤル
成長置を、第１の半導体領域１と第２の半導体領
域に分離するエピタキシヤル基板分離法や、ｎ形
基体上に表面からｐ形不純物を拡散してそれぞれ
ウエル（Well）構造の第１の半導体領域１と第
２の半導体領域２を形成するウエル拡散基板分離
法を用いて形成することができる。
例えばエピタキシヤル基板分離法の場合につい
て、この分離構造の作成法をさらに詳細に説明す
る。１×1015-3のリンＰをドナー不純物として含
むシリコン単結晶の基体１００上にｐ形のエピタ
キシヤル半導体層で１×1015cm-3のボロンをアク
セブター不純物として含むシリコンをエピタキシ
ヤル成長によつて12μｍ成長させる。エピタキシ
ヤルウエハの表面から第１図の分離ｎ形領域３
１，３２の部分のみ選択的に５×1012cm-3のリン
Ｐのイオンをイオン打込み技術によつて注入し、
その後1200℃又はそれ以上の高温で長時間拡散
（スランプ）することにより、形成する。こうし
て分離ｎ形領域３１，３２の表面濃度を例えば約
５×1015cm-3とすることが可能である。
て、この分離構造の作成法をさらに詳細に説明す
る。１×1015-3のリンＰをドナー不純物として含
むシリコン単結晶の基体１００上にｐ形のエピタ
キシヤル半導体層で１×1015cm-3のボロンをアク
セブター不純物として含むシリコンをエピタキシ
ヤル成長によつて12μｍ成長させる。エピタキシ
ヤルウエハの表面から第１図の分離ｎ形領域３
１，３２の部分のみ選択的に５×1012cm-3のリン
Ｐのイオンをイオン打込み技術によつて注入し、
その後1200℃又はそれ以上の高温で長時間拡散
（スランプ）することにより、形成する。こうし
て分離ｎ形領域３１，３２の表面濃度を例えば約
５×1015cm-3とすることが可能である。
このようにして形成された、ｐ形の第１の半導
体領域１、ｐ形の第２の半導体領域２、ｎ形の第
３の半導体領域３の表面に接する領域３２をそれ
ぞれ素子形成領域として、電界効果デバイスが設
けられている。第１図上で、第１の半導体領域１
を素子形成領域として、ｎ−チヤネルMOS（絶
縁ゲート形）トランジスタ４が形成され、又第２
の半導体領域２を素子形成領域としてｎ−チヤネ
ル可変閾値電界効果トランジスタ６が形成され、
さらに第３の半導体領域３の表面に接する領域３
２を素子形成領域としてｐ−チヤネルMOSトラ
ンジスタ５が設けられている。可変閾値電界効果
トランジスタ６としてはMNOSトランジスタを用
いた。ｎ−チヤネルMOSトランジスタ４は、第
１の半導体領域１に離隔して埋設したｎ形のソー
ス領域４１、ドレイン領域４２を有し、ソースド
レイン領域間の表面上に成長したゲート絶縁膜と
しての酸化シリコン膜４４上に設けられた導電性
ゲート電極４３を有する。ｐチヤネルMOSトラ
ンジスタ５は、第３の半導体領域３の表面域に離
隔して埋設したｐ形のソース領域５１、ドレイン
５２を有し、ソース、ドレイン領域間の表面上に
成長したゲート絶縁膜としての酸化シリコン膜５
４上に設けられた導電性ゲーート電極５３を有す
る。MOSトランジスタ４，５は相補接続されて
いる。MNOSトランジスタ６は、第２の半導体領
域の表面域に離隔して埋設したソース領域６１、
ドレイン領域６２を有し、ソース、ドレイン領域
間の表面上に成長した極薄酸化シリコン膜６４と
その上に付着した窒化シリコン膜６５と、その上
に設けた導電性ゲート電極６３を有する。この極
薄酸化シリコン膜６４の厚さは例えば20Å、その
上に付着した窒化シリコン膜６５の厚さを、600
Åとすると一般に、このMNOSトランジスタ６は
可変閾値特性を示す。例えば基板に対してゲート
に−30Vの負極性の電圧を印加すると閾値は負方
向へ移動し、＋2Vとなる。逆にソースに対して、
ゲートに＋30Vの正極性の電圧を印加すると閾値
は正方向へ移動し、＋12Vとなる。このようにし
て、例えば閾値が正方向へ移動した状態（即ち閾
値Vth＝＋12V）を情報“１”を記憶する状態閾
値が負方向へ移動した清態（即ち閾値Vth＝＋
2V）を情報“０”を記憶する状態と定義し、情
報“０”の状態にする事、即ち基板に対してゲー
トに−30Vの負極性の電圧を印加する事を消去動
作、逆にソースに対してゲートに＋30Vの正極性
の電圧を印加する差を書込み動作と定義する。書
込みがなされる事により、情報は“０”から
“１”に変化する。
体領域１、ｐ形の第２の半導体領域２、ｎ形の第
３の半導体領域３の表面に接する領域３２をそれ
ぞれ素子形成領域として、電界効果デバイスが設
けられている。第１図上で、第１の半導体領域１
を素子形成領域として、ｎ−チヤネルMOS（絶
縁ゲート形）トランジスタ４が形成され、又第２
の半導体領域２を素子形成領域としてｎ−チヤネ
ル可変閾値電界効果トランジスタ６が形成され、
さらに第３の半導体領域３の表面に接する領域３
２を素子形成領域としてｐ−チヤネルMOSトラ
ンジスタ５が設けられている。可変閾値電界効果
トランジスタ６としてはMNOSトランジスタを用
いた。ｎ−チヤネルMOSトランジスタ４は、第
１の半導体領域１に離隔して埋設したｎ形のソー
ス領域４１、ドレイン領域４２を有し、ソースド
レイン領域間の表面上に成長したゲート絶縁膜と
しての酸化シリコン膜４４上に設けられた導電性
ゲート電極４３を有する。ｐチヤネルMOSトラ
ンジスタ５は、第３の半導体領域３の表面域に離
隔して埋設したｐ形のソース領域５１、ドレイン
５２を有し、ソース、ドレイン領域間の表面上に
成長したゲート絶縁膜としての酸化シリコン膜５
４上に設けられた導電性ゲーート電極５３を有す
る。MOSトランジスタ４，５は相補接続されて
いる。MNOSトランジスタ６は、第２の半導体領
域の表面域に離隔して埋設したソース領域６１、
ドレイン領域６２を有し、ソース、ドレイン領域
間の表面上に成長した極薄酸化シリコン膜６４と
その上に付着した窒化シリコン膜６５と、その上
に設けた導電性ゲート電極６３を有する。この極
薄酸化シリコン膜６４の厚さは例えば20Å、その
上に付着した窒化シリコン膜６５の厚さを、600
Åとすると一般に、このMNOSトランジスタ６は
可変閾値特性を示す。例えば基板に対してゲート
に−30Vの負極性の電圧を印加すると閾値は負方
向へ移動し、＋2Vとなる。逆にソースに対して、
ゲートに＋30Vの正極性の電圧を印加すると閾値
は正方向へ移動し、＋12Vとなる。このようにし
て、例えば閾値が正方向へ移動した状態（即ち閾
値Vth＝＋12V）を情報“１”を記憶する状態閾
値が負方向へ移動した清態（即ち閾値Vth＝＋
2V）を情報“０”を記憶する状態と定義し、情
報“０”の状態にする事、即ち基板に対してゲー
トに−30Vの負極性の電圧を印加する事を消去動
作、逆にソースに対してゲートに＋30Vの正極性
の電圧を印加する差を書込み動作と定義する。書
込みがなされる事により、情報は“０”から
“１”に変化する。
NMOSトランジスタ６のゲートへ印加される電
圧は、第１の半導体領域１又は第３の半導体領域
３を素子形成領域とする回路によつて供給され
る。ｐ形の第１の半導体領域１の電位を第１の半
導体領域１に埋設したより高濃度のP+側の領域
７をOVにする事により基準のOVとすると、正極
性の電圧又はOVしかMNOSトランジスタのゲー
トへは供給されない。この為、消去動作を行う為
には第２の半導体領域２、即ちMNOSトランジス
タの基板＋30Vを印加して、ゲートをOVとして
やる。
圧は、第１の半導体領域１又は第３の半導体領域
３を素子形成領域とする回路によつて供給され
る。ｐ形の第１の半導体領域１の電位を第１の半
導体領域１に埋設したより高濃度のP+側の領域
７をOVにする事により基準のOVとすると、正極
性の電圧又はOVしかMNOSトランジスタのゲー
トへは供給されない。この為、消去動作を行う為
には第２の半導体領域２、即ちMNOSトランジス
タの基板＋30Vを印加して、ゲートをOVとして
やる。
この為には、第３の半導体領域３の電位も＋
30Vとする。
30Vとする。
第３の半導体領域３はこのようにして消去時に
は＋30Vにバイアスされるが、読出し時には、こ
の第３の半導体領域３上に形成されたｐチヤネル
MOSトランジスタ５の基板バイアス電圧降下に
よる悪影響を取り除く為に、例えば＋10Vにバイ
アスする。例えば基板バイアス効果の悪影響とし
て、実効閾値電圧の基板バイアスによる負方向へ
のシフト、さらには、長時間30Vという大きな基
板バイアスを印加した状態でのバイアス温度効果
（BT効果）によるしきい値の変化等が掲げられ
る。さらにｐチヤネルMOSトランジスタ５を第
１の半導体領域１上に設けたｎチヤネルMOSト
ランジスタと組合せて図のように相補性MOS
（CMOS）回路として用いている。この第１図の
実施例では、最も簡単なCMOS回路例として、
CMOSインバータの場合を説明するが、ｐチヤネ
ルMOSトランジスタ又はｐチヤネル電界効果デ
バイスを用いる場合には、第３の半導体領域３の
電位については以下のことが共通にいえる。即
ち、このｐチヤネルトランジスタを動作させる為
に第３の半導体領域３は正電位にバイアスする。
例えば、CMOSインバータ回路はｎチヤネル
MOSトランジスタ４のゲートとｐチヤネルMOS
トランジスタ５のゲートを共通接続して入力端子
１０とし、ｎチヤネルMOSトランジスタ４のド
レイン４２とｐチヤネルMOSトランジスタ５の
ドレイン５２を共通接続して出力端子２０とし、
ｎチヤネルMOSトランジスタ４のソース４１を
OVとし、ｐチヤネルMOSトランジスタ５のソー
スを電源Vcc（10V）に接続して形成される。こ
れにより、両トランジスタ共にエンハンスメント
形トランジスタで構成すると、この回路はスイツ
チング過渡時を除いて消費電力がほとんどない反
転回路として動作する。この時ｐチヤネルMOS
トランジスタ５の基板になつている第３の半導体
領域３の電位を電源Vcc（10V）と同程度の電位
にし、第２の半導体領域２の電位は、OVにす
る。以上の基板電位のコントロールにより、この
発明の実施例では、MNOSトランジスタ６の消去
も、読出しモード時の周辺回路に用いたCMOS回
路も共に働き、かつ、互いに悪影響なく行わしめ
ることのできるものである。以上の基板電位のコ
ントロールは第１図の実施例ではスイツチ手段
SW.１とSW.２によつて行う。第２の半導体領域
２のｐ形域により高濃度のp+領域８を形成し、
このP+領域８よりSW.１のスイツチ端子１０′が
取り出される。第３の半導体領域３のｎ域により
高濃度のn+領域９を形成し、このn+領域９より
SW.２のスイツチ端子２０′が取り出される。読
出しモード時には、SW.１の端子１０はOVにさ
れ、SW.２の端子２０′はVcc（＋10V）にされ
る。消去モード時にはSW.１の端子１０′および
SW.２の端子２０′が共に電源ＶDDの電位にバイ
アスされる。以上のスイツチ手段はMOS形回路
を用いて、第２図のように構成することができ
る。ただし第２図は、この発明によるさらに具体
的な実施例を1KビツトのEAROM回路に応用し
た場合について回路図により示す。
は＋30Vにバイアスされるが、読出し時には、こ
の第３の半導体領域３上に形成されたｐチヤネル
MOSトランジスタ５の基板バイアス電圧降下に
よる悪影響を取り除く為に、例えば＋10Vにバイ
アスする。例えば基板バイアス効果の悪影響とし
て、実効閾値電圧の基板バイアスによる負方向へ
のシフト、さらには、長時間30Vという大きな基
板バイアスを印加した状態でのバイアス温度効果
（BT効果）によるしきい値の変化等が掲げられ
る。さらにｐチヤネルMOSトランジスタ５を第
１の半導体領域１上に設けたｎチヤネルMOSト
ランジスタと組合せて図のように相補性MOS
（CMOS）回路として用いている。この第１図の
実施例では、最も簡単なCMOS回路例として、
CMOSインバータの場合を説明するが、ｐチヤネ
ルMOSトランジスタ又はｐチヤネル電界効果デ
バイスを用いる場合には、第３の半導体領域３の
電位については以下のことが共通にいえる。即
ち、このｐチヤネルトランジスタを動作させる為
に第３の半導体領域３は正電位にバイアスする。
例えば、CMOSインバータ回路はｎチヤネル
MOSトランジスタ４のゲートとｐチヤネルMOS
トランジスタ５のゲートを共通接続して入力端子
１０とし、ｎチヤネルMOSトランジスタ４のド
レイン４２とｐチヤネルMOSトランジスタ５の
ドレイン５２を共通接続して出力端子２０とし、
ｎチヤネルMOSトランジスタ４のソース４１を
OVとし、ｐチヤネルMOSトランジスタ５のソー
スを電源Vcc（10V）に接続して形成される。こ
れにより、両トランジスタ共にエンハンスメント
形トランジスタで構成すると、この回路はスイツ
チング過渡時を除いて消費電力がほとんどない反
転回路として動作する。この時ｐチヤネルMOS
トランジスタ５の基板になつている第３の半導体
領域３の電位を電源Vcc（10V）と同程度の電位
にし、第２の半導体領域２の電位は、OVにす
る。以上の基板電位のコントロールにより、この
発明の実施例では、MNOSトランジスタ６の消去
も、読出しモード時の周辺回路に用いたCMOS回
路も共に働き、かつ、互いに悪影響なく行わしめ
ることのできるものである。以上の基板電位のコ
ントロールは第１図の実施例ではスイツチ手段
SW.１とSW.２によつて行う。第２の半導体領域
２のｐ形域により高濃度のp+領域８を形成し、
このP+領域８よりSW.１のスイツチ端子１０′が
取り出される。第３の半導体領域３のｎ域により
高濃度のn+領域９を形成し、このn+領域９より
SW.２のスイツチ端子２０′が取り出される。読
出しモード時には、SW.１の端子１０はOVにさ
れ、SW.２の端子２０′はVcc（＋10V）にされ
る。消去モード時にはSW.１の端子１０′および
SW.２の端子２０′が共に電源ＶDDの電位にバイ
アスされる。以上のスイツチ手段はMOS形回路
を用いて、第２図のように構成することができ
る。ただし第２図は、この発明によるさらに具体
的な実施例を1KビツトのEAROM回路に応用し
た場合について回路図により示す。
第１の半導体領域１と第２の半導体領域２は第
３の半導体領域３によつてpn接合分離される。
このとき第１の半導体領域１と第３のの半導体領
域３の間の接合ダイオードＤ１で示し、第２の半
導体領域２と第３の半導体領域３の間の接合ダイ
オードをＤ２で示した。基板間分離は回路的表現
では、これらのダイオードＤ１，Ｄ２によつて行
なわれると言うことができる。MNOSトランジス
タＭ1、1〜Ｍ32、32が行列配列されてメモリセル
アレイ１００が形成される。ゲートが行方向にま
とめられてゲート選択線G1〜G32が構成され、ソ
ース、ドレインがそれぞれ列方向にまとめられて
ソース選択線S1〜S32、ドレイン選択線D1〜D32が
構成される。MNOSトランジスタM11〜Ｍ32、32
の素子形成領域は全て共通で第２の半導体領域２
により構成される。ドレイン選択線D1〜D32はそ
れぞれ負荷素子R1〜R32を介して電源ＶDD
（30V）に接続される。ゲー選択線G1〜G32とソー
ス選択線S1〜S32は、周辺回路２００により制御
される。
３の半導体領域３によつてpn接合分離される。
このとき第１の半導体領域１と第３のの半導体領
域３の間の接合ダイオードＤ１で示し、第２の半
導体領域２と第３の半導体領域３の間の接合ダイ
オードをＤ２で示した。基板間分離は回路的表現
では、これらのダイオードＤ１，Ｄ２によつて行
なわれると言うことができる。MNOSトランジス
タＭ1、1〜Ｍ32、32が行列配列されてメモリセル
アレイ１００が形成される。ゲートが行方向にま
とめられてゲート選択線G1〜G32が構成され、ソ
ース、ドレインがそれぞれ列方向にまとめられて
ソース選択線S1〜S32、ドレイン選択線D1〜D32が
構成される。MNOSトランジスタM11〜Ｍ32、32
の素子形成領域は全て共通で第２の半導体領域２
により構成される。ドレイン選択線D1〜D32はそ
れぞれ負荷素子R1〜R32を介して電源ＶDD
（30V）に接続される。ゲー選択線G1〜G32とソー
ス選択線S1〜S32は、周辺回路２００により制御
される。
周辺回路２００はアドレスデコーダ、データ回
路、コントロール回路を含みｎチヤネルトランジ
スタとｐチヤネルトランジスタの両者を含む。第
２図の実施例では、周辺回路２００中にCMOSイ
ンバータ回路が含まれており、これだけ、説明の
為に図示した。ｎチヤネルトランジスタＴ４とｐ
チヤネルトランジスタＴ５が直列接続されて、第
１図と同じCMOSインバータ回路が構成されてい
る。ｎチヤネルトランジスタＴ４の基板は、第１
の半導体領域１の一部で構成され、ｐチヤネルト
ランジスタＴ５の基板は第３の半導体領域３の一
部で構成されている。
路、コントロール回路を含みｎチヤネルトランジ
スタとｐチヤネルトランジスタの両者を含む。第
２図の実施例では、周辺回路２００中にCMOSイ
ンバータ回路が含まれており、これだけ、説明の
為に図示した。ｎチヤネルトランジスタＴ４とｐ
チヤネルトランジスタＴ５が直列接続されて、第
１図と同じCMOSインバータ回路が構成されてい
る。ｎチヤネルトランジスタＴ４の基板は、第１
の半導体領域１の一部で構成され、ｐチヤネルト
ランジスタＴ５の基板は第３の半導体領域３の一
部で構成されている。
電界効果デバイスの形成領域となる第２の半導
体領域２と第３の半導体領域３の電位を動作モー
ドにより、第１の半導体領域１の電位を基準にし
てスイツチングしてコントロールする基板電位制
御回路３００が設けられている。この例ではドラ
イバトランジスタＴ１と負荷デバイスＬ１、ドラ
イバトランジスタＴ２と負荷デバイスＬ２、ドラ
イバトランジスタＴ３と負荷デバイスＬ３がそれ
ぞれ直列接続された３つのインバータ回路INV
１，INV２，INV３が縦続接続されてなる。第１
のインバータ回路INV１の入力端子であるドライ
バトランジスタＴ１のゲート線３０１にはモード
信号MSが印加される。第１のインバータ回路
INV１の出力端３０２は第２の半導体領域２に接
続され、第２のインバータ回路INV２の入力端子
であるドライバトランジスタＴ２のゲートに接続
される。第２のインバータ回路INV２の出力端３
０６は第３のインバータ回路INV３のドライバト
ランジスタＴ３のゲートに接続される。第３のイ
ンバータ回路INV３の出力は、第３の半導体領域
３に接続される。それぞれのインバータ回路INV
１，INV２，INV３の負荷素子の一端は電源ＶDD
（30V）に接続され、インバータ回路のドライバ
トランジスタのソース端は、INV１，INV２に於
ては、OVに、INV３に於ては電源Vcc（10V）に
接続される。トランジスタＴ１，Ｔ２，Ｔ３のし
きい値電圧はそれぞれ＋1Vである。負荷素子Ｌ
１，Ｌ２，Ｌ３は抵抗又はMOSトランジスタで
構成される。
体領域２と第３の半導体領域３の電位を動作モー
ドにより、第１の半導体領域１の電位を基準にし
てスイツチングしてコントロールする基板電位制
御回路３００が設けられている。この例ではドラ
イバトランジスタＴ１と負荷デバイスＬ１、ドラ
イバトランジスタＴ２と負荷デバイスＬ２、ドラ
イバトランジスタＴ３と負荷デバイスＬ３がそれ
ぞれ直列接続された３つのインバータ回路INV
１，INV２，INV３が縦続接続されてなる。第１
のインバータ回路INV１の入力端子であるドライ
バトランジスタＴ１のゲート線３０１にはモード
信号MSが印加される。第１のインバータ回路
INV１の出力端３０２は第２の半導体領域２に接
続され、第２のインバータ回路INV２の入力端子
であるドライバトランジスタＴ２のゲートに接続
される。第２のインバータ回路INV２の出力端３
０６は第３のインバータ回路INV３のドライバト
ランジスタＴ３のゲートに接続される。第３のイ
ンバータ回路INV３の出力は、第３の半導体領域
３に接続される。それぞれのインバータ回路INV
１，INV２，INV３の負荷素子の一端は電源ＶDD
（30V）に接続され、インバータ回路のドライバ
トランジスタのソース端は、INV１，INV２に於
ては、OVに、INV３に於ては電源Vcc（10V）に
接続される。トランジスタＴ１，Ｔ２，Ｔ３のし
きい値電圧はそれぞれ＋1Vである。負荷素子Ｌ
１，Ｌ２，Ｌ３は抵抗又はMOSトランジスタで
構成される。
第２図の実施例の動作タイミングを第３図に示
す。読出しモードに於ては、モード信号MSは高
レベル（10V）が入力される。これにより、基板
電位制御回路３００により第２の半導体領域２の
電位はOV、第３の半導体領域３の電位は10Vに
なる。書込みモードに於てもこの実施例では読出
しモードと同様であるが、しかし、書込みモード
で第３の半導体領域３の電位を30Vとするような
変形例の回路も同様に実施できることはいうまで
もない。消去モードに於てはモード信号MSは低
レベル（OV）となり、第２の半導体領域２、第
３の半導体領域３共に30Vに基板電位制御回路３
００によりバイアスされる。
す。読出しモードに於ては、モード信号MSは高
レベル（10V）が入力される。これにより、基板
電位制御回路３００により第２の半導体領域２の
電位はOV、第３の半導体領域３の電位は10Vに
なる。書込みモードに於てもこの実施例では読出
しモードと同様であるが、しかし、書込みモード
で第３の半導体領域３の電位を30Vとするような
変形例の回路も同様に実施できることはいうまで
もない。消去モードに於てはモード信号MSは低
レベル（OV）となり、第２の半導体領域２、第
３の半導体領域３共に30Vに基板電位制御回路３
００によりバイアスされる。
以下第３図のタイミング図に従つて本発明の実
施例を説明すると、時刻t1までは、読出しモード
であり、時刻t1〜t2は消去モードである。消去モ
ードに於ては、消去したい行（ｉ行目）のゲート
選択線GiをOVのままにし、他のゲート選択線を
第２の半導体領域２と第３の半導体領域と同期さ
せてＶDDレベル（30V）とし、ソース選択線を全
て、開放又は、30Vにすることにより、ｉ行目の
MNOSトランジスタMi1〜Mi，32を選択的に消去
し、他の、行のMNOSトランジスタの情報には影
響を与えなに様にする事ができる。書込みモード
に於ては第２の半導体領域２、第３の半導体領域
３の電位をそれぞれOV、10Vとして、選択的に
書込みしたいメモリセルをMikとする時には、Gi
を30V、SkをOVとし、非選択行のGj（ｊ＝１）
をOV、非選択列のSh＝（ｈ＝ｋ）を30Vとする。
これによつてMikのみ書込み動作が行われて情報
が“１”となり、他のメモリセルの情報は不変に
保たれる。読出しモードでは、例えばソース線を
すべてOVに放電しておき、選択的に読出しを希
望する行の行線Giにのみ読出し電位10Vを印加す
る。Mikが“０”か“１”かでSkの電位はそれぞ
れ高レベルに充電される（“０”）か、又は低レベ
ルのままである。このようにして、選択消去、選
択書込み、選択読出しの全ての動作が実行され、
しかも周辺回路にCMOS回路を用いた低消費電力
のEAROMが実現される。
施例を説明すると、時刻t1までは、読出しモード
であり、時刻t1〜t2は消去モードである。消去モ
ードに於ては、消去したい行（ｉ行目）のゲート
選択線GiをOVのままにし、他のゲート選択線を
第２の半導体領域２と第３の半導体領域と同期さ
せてＶDDレベル（30V）とし、ソース選択線を全
て、開放又は、30Vにすることにより、ｉ行目の
MNOSトランジスタMi1〜Mi，32を選択的に消去
し、他の、行のMNOSトランジスタの情報には影
響を与えなに様にする事ができる。書込みモード
に於ては第２の半導体領域２、第３の半導体領域
３の電位をそれぞれOV、10Vとして、選択的に
書込みしたいメモリセルをMikとする時には、Gi
を30V、SkをOVとし、非選択行のGj（ｊ＝１）
をOV、非選択列のSh＝（ｈ＝ｋ）を30Vとする。
これによつてMikのみ書込み動作が行われて情報
が“１”となり、他のメモリセルの情報は不変に
保たれる。読出しモードでは、例えばソース線を
すべてOVに放電しておき、選択的に読出しを希
望する行の行線Giにのみ読出し電位10Vを印加す
る。Mikが“０”か“１”かでSkの電位はそれぞ
れ高レベルに充電される（“０”）か、又は低レベ
ルのままである。このようにして、選択消去、選
択書込み、選択読出しの全ての動作が実行され、
しかも周辺回路にCMOS回路を用いた低消費電力
のEAROMが実現される。
以上述べた本発明により、周辺回路をCMOSを
用いた、かつ基板分離技術を用たEAROMの実現
が可能になつた。第３の半導体領域３の電位を第
１の半導体領域１の電位と異なる２つの独立した
電位のそれぞれに設定する手段を持たせることに
より、その一方の電位で低消費電力のCMOS周辺
回路に必要な１つの基板電位を供給し、他方の電
位でEAROMの記憶素子の基板に消去に必要な電
位を供給するものである。一般にEAROMの記憶
素子の消去に必要な基板電位は大きい為、第３の
半導体域３の電位をCMOS回路動作の為、この大
きな基板電位に長時間保ち続けると、この第３の
半導体域３上に設けられたCMOS回路を構成する
素子の特性の悪化、例えば、MOSトランジスタ
のバツクゲートバイアス電圧効果による閾値の増
大、バイアス温度（BT）効果による閾値の移動
がある。この点で、この発明では大きな電圧は消
去動作の時にのみ加わり、通常はCMOS動作に必
要なバイアス電位にバイアスされる点で大きな長
所を有する。
用いた、かつ基板分離技術を用たEAROMの実現
が可能になつた。第３の半導体領域３の電位を第
１の半導体領域１の電位と異なる２つの独立した
電位のそれぞれに設定する手段を持たせることに
より、その一方の電位で低消費電力のCMOS周辺
回路に必要な１つの基板電位を供給し、他方の電
位でEAROMの記憶素子の基板に消去に必要な電
位を供給するものである。一般にEAROMの記憶
素子の消去に必要な基板電位は大きい為、第３の
半導体域３の電位をCMOS回路動作の為、この大
きな基板電位に長時間保ち続けると、この第３の
半導体域３上に設けられたCMOS回路を構成する
素子の特性の悪化、例えば、MOSトランジスタ
のバツクゲートバイアス電圧効果による閾値の増
大、バイアス温度（BT）効果による閾値の移動
がある。この点で、この発明では大きな電圧は消
去動作の時にのみ加わり、通常はCMOS動作に必
要なバイアス電位にバイアスされる点で大きな長
所を有する。
本発明はEAROMにのみ、限定されるものでは
ない。一般に相補性のMOSトランジスタを有す
るものでそれぞれ基板としての第１の半導体領域
１に対して第３の半導体領域の電位を第１の半導
体領域と異なる２つの独立した値に変化させ得る
手段を有する半導体装置は動作モードにより、異
なる電位振幅で働くCMOS回路を構成する上で非
常に有効である。
ない。一般に相補性のMOSトランジスタを有す
るものでそれぞれ基板としての第１の半導体領域
１に対して第３の半導体領域の電位を第１の半導
体領域と異なる２つの独立した値に変化させ得る
手段を有する半導体装置は動作モードにより、異
なる電位振幅で働くCMOS回路を構成する上で非
常に有効である。
尚、上述した実施例で、第１の半導体領域１と
第２の半導体領域２の導電型がｐ形、第３の半導
体領域３の導電型がｎ形の場合を説明したが、こ
の逆、即ち第１の半導体領域１と第２の半導体領
域の導電型がｎ形であり、第３の半導体領域３の
導電型がｐ形の場合も、印加電圧と電圧特性の全
てについて逆極性にすることによつて、本発明の
趣旨を逸脱することなく実施できる。
第２の半導体領域２の導電型がｐ形、第３の半導
体領域３の導電型がｎ形の場合を説明したが、こ
の逆、即ち第１の半導体領域１と第２の半導体領
域の導電型がｎ形であり、第３の半導体領域３の
導電型がｐ形の場合も、印加電圧と電圧特性の全
てについて逆極性にすることによつて、本発明の
趣旨を逸脱することなく実施できる。
又、上述の実施例ではMNOSメモリトランジス
タを用いたEAROMについて説明したが、本発明
はその他のMIS可変閾値デバイスや、フローテイ
ングゲート不揮発性メモリデバイスを用いた不揮
発性半導体メモリ集積回路、そして、動作モード
により異なる電位振幅で働く様なCMOS回路等に
適用できるものである。
タを用いたEAROMについて説明したが、本発明
はその他のMIS可変閾値デバイスや、フローテイ
ングゲート不揮発性メモリデバイスを用いた不揮
発性半導体メモリ集積回路、そして、動作モード
により異なる電位振幅で働く様なCMOS回路等に
適用できるものである。
第１図は、本発明による半導体装置の一実施例
の断面図、第２図は本発明による半導体装置の一
実施例の集積回路図、第３図は、第２図の実施例
の動作電圧のタイミング例を示す図である。 １１１……半導体基板、１，２，３……第１・
第２・第３の半導体領域、４，５……MOSトラ
ンジスタ、６……可変閾値電界効果トランジス
タ。
の断面図、第２図は本発明による半導体装置の一
実施例の集積回路図、第３図は、第２図の実施例
の動作電圧のタイミング例を示す図である。 １１１……半導体基板、１，２，３……第１・
第２・第３の半導体領域、４，５……MOSトラ
ンジスタ、６……可変閾値電界効果トランジス
タ。
Claims (1)
- 【特許請求の範囲】 １ １導電型の第１の半導体領域及び第２の半導
体領域を反対導電型の第３の半導体領域により、
pn接合分離する手段と、前記第１の半導体領
域、第２の半導体領域及び第３の半導体領域にそ
れぞれ形成される絶縁ゲート型電界効果トランジ
スタと、前記第１及び第３の半導体領域に各々形
成された前記絶縁ゲート型電界効果トランジスタ
を相補接続する手段と、前記第３の半導体領域の
電位を前記第１の半導体領域の電位と異なる第１
の電位レベル及び第２の電位レベルにそれぞれ設
定する電位設定手段とを具備したことを特徴とす
る半導体装置。 ２ 前記第２の半導体領域に形成される絶縁ゲー
ト型電界効果トランジスタが可変閾値形であるこ
とを特徴とする特許請求の範囲第１項に記載した
半導体装置。 ３ 前記第２の半導体領域の電位は異なる電位レ
ベルに切換設定され、この電位レベルの設定に応
じて前記第３の半導体領域の電位レベルを変化さ
せることを特徴とする特許請求の範囲第２項に記
載した半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7745578A JPS554950A (en) | 1978-06-28 | 1978-06-28 | Semi-conductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7745578A JPS554950A (en) | 1978-06-28 | 1978-06-28 | Semi-conductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS554950A JPS554950A (en) | 1980-01-14 |
| JPS62592B2 true JPS62592B2 (ja) | 1987-01-08 |
Family
ID=13634479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7745578A Granted JPS554950A (en) | 1978-06-28 | 1978-06-28 | Semi-conductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS554950A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5990078U (ja) * | 1982-12-10 | 1984-06-18 | スズキ株式会社 | 内燃機関の点火時期制御装置 |
| JPS62235772A (ja) * | 1986-04-07 | 1987-10-15 | Matsushita Electronics Corp | 半導体記憶装置 |
-
1978
- 1978-06-28 JP JP7745578A patent/JPS554950A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS554950A (en) | 1980-01-14 |
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