JPH09510039A - 不揮発性メモリトランジスタを有する半導体メモリ - Google Patents

Abstract

(57)【要約】 駆動トランジスタとして不揮発性メモリトランジスタ（Ｔ_m）を有する半導体メモリセル（特に薄膜デバイス、ただし薄膜デバイスに限定されるものではない）を用い、本発明は、メモリトランジスタの異なる状態についてセルから出力信号（Ｉ）に適切な差を発生させ（不十分なトランジスタ特性にもかかわらず）、これにより多数のメモリセルをアレイ（１００）として構成する。各メモリセルは不揮発性メモリトランジスタ（Ｔ_m）により駆動される負荷（Ｔ_l）を含む。メモリトランジスタの異なるメモリ状態において、メモリトランジスタ（Ｔ_m）と負荷との間の接続部（３０）に信号差が生ずる。各セルは、前記接続部に結合されこの接続部の信号により一方の出力状態から他方の出力状態に切り換わるスイッチを含む。このスイッチの出力状態がセルからの出力信号（Ｉ）を形成する。本発明の回路装置によりメモリトランジスタ（Ｔ_m）及び出力スイッチ（Ｔ_l）をメモリ機能及び出力機能について最良のものとすることができる。メモリトランジスタは誘電体蓄積型（ＭＮＯＳ）又はフローティングゲート型とすることができる。薄膜回路メモリにおいて、出力スイッチは薄膜トランジスタ又は薄膜ダイオードとすることができる。

Description

【発明の詳細な説明】 不揮発性メモリトランジスタを有する半導体メモリ 本発明は、複数のメモリセルを具え、各セルが不揮発性メモリトランジスタを 含む半導体メモリに関するものである。この半導体メモリは、例えば単結晶シリ コンに形成されたモノリシック半導体装置の一部となることができる。一方、本 発明は、絶縁性基板上に別の薄膜回路を含む大面積の電子装置の一部として絶縁 性基板上の薄膜回路にメモリを形成するのに特に有益である。この別の薄膜回路 は論理機能を行い及び／又はアクティブマトリックス液晶ディスプレイ又は他の フラットパネルディスプレイ及び／又は画像センサを含むことができる。 フローティングゲートトランジスタ及び誘電体蓄積トランジスタのような不揮 発性メモリトランジスタを有する半導体メモリを構成することは既知である。フ ローティングゲートトランジスタを有するメモリセルのメモリ状態は、主ゲート と導通チャネルとの間の付加的なフローティングゲート電極の電荷状態により決 定される。誘電体蓄積トランジスタを有するメモリセルのメモリ状態は、ゲート 誘電体の蓄積位置の電荷状態により決定される。通常、メモリセルの不揮発性メ モリトランジスタは、セル内の個別の選択トランジスタによりアドレスされるメ モリ蓄積素子をを構成する。このようなメモリセルのトランジスタ配置は、例え ば米国特許第４５８６０６５号の第７図及び第１３図〜第１７図に開示されてお り、この特許の全体の内容は本願発明の内容として援用する。この米国特許明細 書において、メモリトランジスタは誘電体蓄積型（例えば、窒化シリコン層とゲ ート誘電体を構成する酸化シリコン層との間に蓄積位置を有するＭＮＯＳ型）と されゲート誘電体について有益な形態を有している。 特開昭６０−３８７９９号公報には、メモリセルの不揮発性メモリトランジス タのあまり一般的でない配置形態が開示されている。この配置形態において、メ モリセルは不揮発性メモリトランジスタにより駆動される負荷を含んでいる。こ の特許公報の内容も本願発明の内容として援用する。このメモリトランジスタは 、第１のメモリ状態で導通し第２のメモリ状態で非導通状態となる導通チャネル を 有し、メモリトランジスタと負荷トランジスタとの間の接続部に信号の差を発生 させている。この接続部での信号はこの既知のメモリセルの出力信号となる。こ のメモリトランジスタはフローティングゲート型とされている。特開昭６０−３ ８７９９号公報の第４図に示すように、このフローティングゲートメモリトラン ジスタのトランジスタ特性は、第１及び第２の状態におけるメモリトランジスタ と負荷トランジスタとの接続部に適切な信号の差異を発生させるのに十分に良好 なものではない。この特開昭第６０−３８７９９号のメモリトランジスタについ て非対称ゲート構造及び特別な回路接続の両方が採用されて、セルの第１及び第 ２のメモリ状態においてメモリトランジスタと負荷との間の接続部において十分 に大きな信号差が得られている。従って、フローティングゲートはこのトランジ スタのソース端部と隣接する部分ではなくドレイン端部と隣接する導通チャネル を制御するように局在化している。ドレインは接地電位に設定されている。負荷 はメモリトランジスタのソースにより駆動されている。この非対称ゲート構造を 有するフローティンクメモリトランジスタは低コストメモリを実現するのに理想 的なものではない。 米国特許第４５８６０６５号明細書及び特開昭第６０−３８７９９号に開示さ れているメモリは通常単結晶シリコンに形成されるモノリシック半導体型である 。現在、ガラス基板又は別の安価な絶縁性基板上の例えばアモルハス又は多結晶 半導体薄膜の薄膜回路を用いたより大きな表面積の電子デバイスの開発が注目さ れている。米国特許第５２７２３７０号明細書には、薄膜メモリ回路デバイスの 一例が開示されている。この米国特許第５２７２３７０号明細書の内容全体は本 願発明の内容として援用する。この特許明細書において、メモリトランジスタは ＲＯＭ型（読み出し専用メモリ）とされ、メモリ素子として薄膜ダイオードを具 えている。薄膜読出書込デバイスの場合不揮発性メモリトランジスタを有する必 要がある。フローティングゲート及び誘電体蓄積メモリトランジスタは薄膜デバ イスとして形成することが出来るが、これらトランジスタのトランジスタ特性は 単結晶シリコンに形成される同様なトランジスタの特性よりもはるかに悪いもの である。特に、薄膜メモリトランジスタは大きなオフ状態リーク電流及び不十分 なサブ閾値特性を有しており、これら両方の特性により多数のメモリセルをメモ リ アレイとして形成することが困難になっている。 本発明の目的は、駆動トランジスタとして不揮発性メモリトランジスタを具え メモリトランジスタの異なる状態についてセルからの出力信号に適切な差異を有 し（メモリトランジスタの不十分なトランジスタ特性にもかかわらず）多数のメ モリセルをアレイとして形成することができる半導体メモリセル（特に、薄膜メ モリデバイス、ただしこれに限定されるものではない）を提供することにある。 本発明によれば、不揮発性メモリトランジスタにより駆動される負荷をそれぞ れ含む複数のメモリセルを具え、メモリトランジスタが、このトランジスタの第 １のメモリ状態で導通し第２のメモリ状態でほとんど導通しない導通チャネルを 有し、メモリトランジスタと負荷との間の接続部に信号差を生ずる半導体メモリ を提供する。本発明では、この半導体メモリは、各セルが、前記接続部に結合さ れこの接続部の信号により一方お出力状態から他方の出力状態に切り換えられる スイッチを含み、このスイッチの出力状態がセルからの出力信号を形成すること を特徴とする。 この本発明による回路構成により、メモリトランジスタ及び出力スイッチを各 メモリ機能及び出力機能について最良のものとすることができるので、セルから の出力信号を発生するスイッチによりメモリトランジスタの不十分な駆動特性を 解消することができる。特開昭６０−３８７９９号公報に記載されているような 非対称性で複雑なゲート構造が不要になり、薄膜メモリトランジスタの不十分な トランジスタ特性にもかかわらず、有用な数のメモリセルをメモリアレイとして 構成することができる。本発明はモノリシックな半導体メモリに用いることがで きるが、不十分なトランジスタ特性の薄膜トランジスタを有する薄膜半導体メモ リにおいて有益である。 種々の半導体デバイスを用いてメモリトランジスタと負荷との間の接続部に結 合したスイッチを構成することができる。薄膜回路には、印加電圧が閾値を超え たときターンオンする数個の適当な閾値デバイスが存在する。このスイッチを構 成するように選択した特別なデバイスは、異なるメモリ状態で前記接続部に生ず る異なる信号間のレベルの閾値を有する。簡単な形態のものとして、この閾値デ バイスは薄膜ダイオードとすることができる。一方、トランジスタも閾値デバイ スとして有益に用いられるので、セルのメモリトランジスタと出力部との間にお いて一層良好なアイソレーション及び増幅性能を得ることができる。従って、各 セルのスイッチは、メモリトランジスタと負荷との間の接続部に結合した制御電 極を有する出力トランジスタで構成することができる。メモリトランジスタ及び 出力トランジスタは共に薄膜電界効果トランジスタとすることができる。 メモリセルは４本のラインによりアクセスすることができる。この場合、メモ リセルは第１及び第２の結合ライン、読出／書込ライン及び出力ラインを含むこ とができる。メモリトランジスタ及びその負荷は第１の電源ラインと第２の電源 ラインとの間に接続する。スイッチは、メモリトランジスタと負荷との間の接続 部に結合されたゲート電極を有する電界効果トランジスタの形態の出力トランジ スタで構成することができる。メモリトランジスタ及び出力トランジスタのソー ス電極は第１の電源ラインに結合する。メモリトランジスタのゲート電極は読出 ／書込ラインに結合し、出力トランジスタのドレイン電極はセルの出力ラインに 結合する。 本発明では、不揮発性メモリトランジスタとしてフローティングゲートトラン ジスタを用いることができる。一方、フローティングゲートトランジスタの製造 には、通常２個のレベルのゲート金属化層を形成するデバイス技術を必要とする 。これらの２個のレベルにゲート金属化層を形成することは、電子デバイスの別 の部分について２個のレベルに形成する必要がない場合、メモリの製造において コストが増加し工程が複雑化してしまう。従って、好ましくは、メモリトランジ スタを誘電体蓄積型とし、ゲート電極と導通チャネルとの間のゲート誘電体に電 荷蓄積領域を具える。このようなメモリトランジスタは薄膜技術で低コストで製 造することができる。このメモリはゲート電極と導通チャネルとの間に２個の誘 電体層（例えば、窒化シリコンと酸化シリコン）を有することができる。一方、 薄膜デバイス技術を用いれば、電荷をトラップし保持する単一の誘電体層（例え ば、プラズマ−エンハンスド化学気相堆積（ＰＥ−ＣＶＤ）された窒化シリコン ）を形成して電荷蓄積領域を形成することができる。 薄膜デバイス技術でメモリを製造するのを簡単化するため、出力トランジスタ をエンハンスメント型電界効果トランジスタとし、メモリトランジスタ及び出力 トランジスタをｎチャネル電界効果トランジスタとすることができる。同様に、 負荷もエンハンスメント型電界効果トランジスタとする。メモリセルをアクセス するためのラインの数を減少させるため、負荷トランジスタは電源ラインに結合 したゲート及びドレイン電極を有することができる。一方、製造技術及びメモリ セル内のデバイス特性の便宜を図るため、別の形態の負荷デバイスを用いること ができる。 以下、図面を参照して本発明を詳細に説明する。 図１は本発明による半導体メモリのブロック線図である。 図２は図１のメモリのメモリセルの実施例のメモリトランジスタ及び出力トラ ンジスタを通る断面図である。 図３は図２に示す形式のメモリトランジスタについてのゲート電圧Ｖｇ（ボル ト）に対するドレイン電流Ｉｄ（アンペァ）のグラフである。 図４は図３のメモリトランジスタのドレイン電圧Ｖｄ（ボルト）に対するドレ イン電流Ｉｄ（アンペァ）のグラフてあり、図６の回路形態における負荷トラン ジスタの負荷曲線を示す。 図５は図２に示す形式の出力トランジスタについてのゲート電圧Ｖｇ（ボルト ）に対するドレイン電流Ｉｄ（アンペァ）のグラフである。 図６は負荷としてエンハンスメント型電界効果トランジスタを有する図２のメ モリセルの一実施例の回路図である。 図７は負荷としてデプレッション型電界効果トランジスタを有する図２のメモ リセルの別の実施例の回路図である。 図８は負荷として抵抗を有し出力スイッチとして閾値ダイオードを有するメモ リセルの変形例の回路図である。 図３、４及び５以外の全ての図面は線図的であり、スケール通りに記載されて いない。特に、図２の断面図において、図面を明瞭にするため種々の部材の寸法 及び比率は拡大され又は縮小されている。種々の実施例において対応し又は同様 な構成要素には同一の参照符号を付するものとする。 図１の半導体メモリは、図２に示すように、薄膜回路を絶縁性基板１１上に集 積化するのに好適である。このメモリはメモリセル１０のアレイ１００を具え、 図１においては図面を明瞭にするため４個の完全なセルだけを示す。各メモリセ ルは４本のライン１〜４を介してアクセスする。ライン１〜３は各アドレス回路 ５〜７に接続する。ライン４はセルの出力ラインとし出力回路８に接続する。図 １、図２、図５及び図６に示す形態において、各セルはメモリトランジスタＴ_m 、負荷トランジスタＴ_l及び出力トランジスタＴ_oを具える。３個の全てのトラン ジスタは電界効果トランジスタとし、特に図２に示す実施例にといては薄膜電界 効果トランジスタ（ＴＦＴ）とする。負荷トランジスタＴ_lはメモリトランジス タＴ_mによりインバータ形態で駆動される。トランジスタＴ_m及びＴ_lは共にイン バータに対する第１及び第２の電源ラインとして作用するライン１と２との間に 接続する。メモリトランジスタＴ_mは、ゲート誘電体に電荷蓄積領域２１を有す る不揮発性の誘電体蓄積型とする。図２〜６に示す形態において、トランジスタ Ｔ_m、Ｔ_l及びＴ_oはｎチャネルエンハンスメント型トランジスタとし、各トラン ジスタを流れる電流はゲート電極の制御のもとで導通チャネルに生ずる電子によ るものとする。 メモリトランジスタＴ_mは電荷蓄積領域２１の異なる電荷状態に対応する異な るメモリ状態を有する。電荷蓄積領域２１にホールが蓄積されている第１のメモ リ状態において、トランジスタＴ_mの導通チャネル２２は導通する。電荷蓄積領 域２１に電荷が蓄積されていない第２のメモリ状態において、導通チャネル２２ はほとんど導通しない。従って、トランジスタＴ_mのメモリ状態に応じてＴ_mとＴ_l との間の接続部３０に信号の差異が現れる。出力トランジスタＴ_oは、メモリト ランジスタＴ_mと負荷トランジスタＴ_lとの間の接続部３０に結合された形成電極 ４５を有する。図２は３０と４５との間の接続を薄膜導体トラックの形態として 示す。メモリトランジスタＴ_m及び出力トランジスタＴ_oのソース電極２６及び４ ６は第１の電源ライン１に接続する。メモリトランジスタＴ_mのゲート電極２５ は読出／書込ライン３に結合する。出力トランジスタＴ_oのドレイン電極４７は セルの出力ライン４に結合する。従って、出力トランジスタＴ_oの出力状態によ りセルからの出力信号が発生する。 図２の出力トランジスタＴ_oは典型的なｎチャネルエンハンスメント型の薄膜 電界効果トランジスタとする。このｎチャネルＴＦＴについての典型的なＩｄ− Ｖｇ特性は図３の破線ＴＦＴ及び図５のプロットにより示される。メモリトラン ジスタＴ_mの第１及び第２のメモリ状態におけるＩｄ−Ｖｇ特性を図３のプロッ トＭＮＯＳ１及びＭＮＯＳ２としてそれぞれ示す。図３の全てのＩｄ−Ｖｇ特性 は０．１Ｖのドレイン電圧Ｖｄでプロットされている。図３の曲線の比較から明 らかなように、この不揮発性ＴＦＴはＴ_oのような通常のＴＦＴよりも不十分な Ｉｄ−Ｖｇ特性に対するサブ閾値スロープを有する。このサブ閾値スロープはモ ノリシック電界効果トランジスタの特性よりも一層悪い。従って、このＴＦＴＴ_m の導通チャネル２２の多結晶シリコン材料はそのバンドギャップにわたって分 布する高密度のトラップング状態を有することになる。このトラップング状態は 図３に示すようにＴ_mのサブ閾値電圧に対する顕著な効果を有する。この理由は 、Ｔ_mのメモリ電荷状態により導通チャネル２２に誘導された表面電荷がトラッ プング状態とチャネル中の自由キャリヤの形成との間で形成されるためである。 このようなトラップング状態の優勢な効果は多結晶シリコンの電界効果トランジ スタでは存在していない。 薄膜メモリトランジスタＴ_mのサブ閾値スロープは極めて不十分なため、米国 特許第４５８６０６５号明細書に開示されているように、このトランジスタはセ ル形態中のアドレストランジスタと共に蓄積素子として用いることができない。 さらに、このトランジスタＴ_mを、図１、２、４及び６のように負荷Ｔ_lと共にイ ンバータの形態で用いる場合、導通チャネル２２のほとんど導通しないとき（消 去された第２のメモリ状態）にも大きなリーク電流が流れるので、インバータの 接続部３０からの信号の差異を多数のメモリセル１０がメモリアレイの形態で接 続されている共通ライン上で得ることができない。このリーク電流は、特開昭６ ０−３８７９９号公報の第４に示すようにモノリシックな電界効果トランジスタ Ｔ_m及びＴ_lを用いた場合に発生するリークよりも極めて悪いものである。 本発明では、セル１０の出力信号は、接続部３０から取り出す代わりに、セル の出力トランジスタＴ_oのドレイン電極４７からのライン４上に電流１として取 り出す。このように構成することにより、出力信号の許容できる差異が得られ、 不十分なトランジスタ特性の不利な効果を解消することができる。特定の例を、 図２に基づいて後述する特定のＴＦＴ構造について測定した図３〜５のプロット として図示する。 メモリドライバＴ_mと負荷Ｔ_lとの間の接続部に生ずる電流及び電圧の差異は図 ４の負荷曲線Ｔ_lと各第１及び第２のメモリ状態に対応する２個の駆動トランジ スタ特性ＭＮＯＳ１及びＭＮＯＳ２との交点である２個の点（ｉ）及び（ii）に より与えられる。図４のプロットは、インバータ回路Ｔ_m，Ｔ_lのＶｄｄ電源ライ ン２に１４Ｖ印加し、トランジスタＴ_mのゲート２５のＶｒｗ読出／書込ライン ３に０Ｖ印加熱したときのものである。図４の例において、点（ｉ）及び（ii） はそれぞれ約０．８Ｖ及び約１２．８Ｖである。 インバータＴ_m，Ｔ_lの接続部３０は出力トランジスタＴ_oのゲート４５に接続 されるので、図５のＩｄ−Ｖｇ特性はこのゲート電圧が印加された点（ｉ）及び （ii）を示す。セル１０からの出力電流はこれら２個の点（ｉ）及び（ii）にお けるＴＦＴＴ_lのドレイン電流Ｉｄであり、すなわちＴ_mが第１のメモリ状態にあ るとき（領域２１にホールが蓄積されている）約１０^-11アンペァであり、Ｔ_mが 第２のメモリ（消去された）状態にある場合約１０^-5アンペァである。従って、 本発明によるメモリセル１０からの電流信号Ｉには約６乗の大きさの差異がある 。 これとは反対に、セル出力を接続部３０から直接取り出す場合（すなわち、本 発明による出力トランジスタＴ_oを含むことなく）、出力信号はライン４に印加 される電圧となる。この場合、アドレスされたセル１０からの出力信号の差異は 図４の点（ｉ）及び（ii）における０．８Ｖと１２．８Ｖとの間ょ差になる。し かしながら、この場合同一の出力ラインに接続されている他のセル１０（アドレ スされていない）の大きなリーク電流により、ライン４の充電における電圧差の 有用性が喪失してしまう。 図３のＩｄ−Ｖｇ特性を有するメモリＴＦＴＴ_mをセル内の選択トランジスタ によりアドレスされた蓄積素子として本発明によるものでない別の回路装置に用 いる場合（すなわち、米国特許第４５８６０６５号のセル回路形態と同様なもの であり、インバータＴ_m，Ｔ_lのドライバとしてではなく）、Ｔ_mからの出力電流 Ｉは図３のドレイン電流Ｉｄにより与えられる。ゲート２５への印加電圧が０Ｖ の場合の２個のメモリ状態（曲線ＭＮＯＳ１及びＭＮＯＳ２についての出力電 流Ｉ（Ｉｄ）の差は大きいが（約２×１０^-6から２×１０^-11アンペァ）、同一 の出力ラインに接続されている別のセル１０（アドレスされていない）の大きな リーク電流によりその有用性が喪失してしまう。 本発明により構成された図１、２及び５のメモリ回路は以下の用に動作する。 書込又は読出される個々のセル１０はそれ自身のライン１〜３により回路５〜 ７からアドレスされ、メモリアレイの他のライン１〜３は例えば０Ｖのスタンバ イ状態に維持される。 メモリセルに書き込むとき（すなわち、プログラムする）、高電圧をプログラ マされるメモリトランジスタＴ_mのソース電極２６とゲート電極２５との間に印 加する。プログラムされない他のメモリトランジスタＴ_mのソース電極２６とゲ ート電極２５との間には０Ｖ又は微小電圧が存在する。図２のｎチャネルＴＦＴ 技術についての例は、ライン１〜３に以下の信号を供給することを含む。 ＋１４Ｖ．アドレスされたセルのライン１ ０Ｖ．他の全ての列のライン１ −１４Ｖ．アドレスされたセルのライン３ ０Ｖ．他の全ての読出／書込ライン３ ＋１４Ｖ．アドレスされたセルのライン４ ０Ｖ．他の全ての出力ライン４ ＋１４Ｖ．アドレスされたセルのライン２ ０Ｖ．他の全ての電源ライン２ あるメモリセルのプログラムされたメモリ状態を消去する場合、反対極性の高 電圧をソース電極２６とゲート電極２５との間に印加する。この例において以下 の信号を供給することができる。 −１４Ｖ．アドレスされたセルのライン１ ０Ｖ．他の全ての列のライン１ ＋１４Ｖ．アドレスされたセルのライン３ ０Ｖ．他の全ての読出／書込ライン３ −１４Ｖ．アドレスされたセルのライン４ ０Ｖ．他の全ての出力ライン４ ０Ｖ．全ての電源ライン２ アレイの全てのメモリセルを消去する場合、全てのメモリトランジスタＴ_mの ソース電極２６とゲート電極２５との間に高電圧（反対極性）を印加する。この 例において以下の信号を供給することができる。 −１４Ｖ．全ての列のライン１ ＋１４Ｖ．全ての読出／書込ライン３ −１４Ｖ．給電ライン２及び全ての出力ライン４ ＋１４Ｖ及び−１４Ｖのバイアス電圧を出力ライン４に印加してセルの種々の ラインに対称的なバイアス状態を形成する。このバイアス状態は一般的に好まし いが、他のバイアス形態をとることも可能である。従って、メモリセルに書込し 又は消去する場合、全ての出力ライン４をフローティング電位とし又は０Ｖに接 地することもできる。 メモリセルから読み出す場合、そのトランジスタＴ_m及びＴ_lは、Ｔ_mのゲート に０Ｖが印加されたインバータ回路として作動する。このため、このセルのトラ ンジスタＴ_m及びＴ_lに電位差（Ｖ_dd−Ｖ_ss）を印加する。同一の信号Ｖ_ssがアレ イの全ての列ラインに印加されると、所定のライン２に対応する所定の行の全て のメモリセルを同時に読み出すことができる。或は、この行の他のセルに行ライ ン２と同一の信号を列ライン１を介して印加することにより、この行の１個のセ ルだけを読み出すこともできる。 この列において、以下の信号をライン１〜３に印加してある行の１個のセルだ けを読み出すこともできる。 ＋１４Ｖ．アドレスされた給電ライン２ ０Ｖ．他の全ての行のライン２ ＋５Ｖ．アドレスされたセルのライン１ ０Ｖ．他の全ての列のライン１ ０Ｖ．読出し／書込ライン３ アドレスされたセル１０からの出力信号は出力ライン４の電流Ｉの形態のもの となる。出力回路８は各出力ライン４毎に個別の仮想接地増幅器及び／又は電荷 積分回路８ａを有することができる。このように、個々のメモリセル１０の出力 電流Ｉは積分され電圧に変換される。各行の順次読み出されたセル１０からの個 々の出力電圧は回路８の出力Ｏ／Ｐにおける出力となる。一方、他の全ての型式 の出力回路８を用いて出力ライン４の電流／電荷をデバイス全体として必要な有 効な出力信号に変換することができる。 セルアドレス回路５〜７は、これらの回路５，６又は７に接続されている選択 ライン１，２又は３に所望の大きさの電圧パルスを印加できると共に非選択ライ ン１，２又は３の全てを固定電位に維持する種々の既知の型式の回路で構成する ことができる。従って、各回路５〜７は、ＮＯＲゲート又はＮＡＮＤゲートで形 成されＮビットの入力及び２Ｎビットの出力を有するデコーダを具えることがで きる。このデコーダに対する入力コードの各組み合せにより、この回路によりア ドレスされたラインだけを選択（すなわち、イネーブル）することができる。 図１〜５の半導体メモリは既知の薄膜回路技術を用いて製造することができる 。従って、メモリセル１０のトランジスタＴ_m，Ｔ_l及びＴ_o、及びアドレス回路 ５〜７及び出力回路８のＴＦＴは多結晶シリコンＴＦＴ技術、例えば欧州特許出 願公開ＥＰ−Ａ−４０８１２９号及び１９９１年に発行されたソリッド ステー ト エレクトロニクス Ｖｏｌ．３４，Ｎｏ．７，第６７１〜第６７９頁に記載 されている文献“キャラクタライゼーション オブ ロー テンパレチャ ポリ −シリコン シン−フィルム トランジスタ”S．D．Brotherton等著に記載され ているＴＦＴ技術を用いて製造することができる。この欧州特許出願第４０８１ ２９号及びソリッド ステート エレクトロニクスの文献の内容全体は本願発明 の内容として援用する。従って、トランジスタＴ_m及びＴ_oは、例えばガラスやポ リマのような低コストの基板１１上にパターン化された多結晶シリコン膜のアイ ランド部１２及び１３をそれぞれ有する。化学気相堆積プロセスによりシリコン のアイランド部１２及び１３上に絶縁性膜を堆積し、エッチングによりパターニ ングしてトランジスタのゲート誘電体層２３，２４，４３を形成する。図２に示 す形態において、出力トランジスタＴ_oのゲート誘電体４３は、例えば約０．１ μｍの厚さを有する酸化シリコンとすることができる。誘電体層２３及び２４を 堆積しパターニングする前に二酸化シリコンのゲート誘電体４３上に既知の方法 でエッチング停止マスク膜を形成することができる。Ｔ_mの誘電体２３及び２ ４は、それぞれ例えば５μｍの厚さを有する二酸化シリコン及び例えば０．１μ ｍの厚さを有する窒化シリコンとすることができる。ゲート電極２５及び４５は 別の多結晶シリコン膜で形成することができる。 リンのような不純物のイオン注入を用いてゲート電極３５及び４５に不純物を 添加し並びに不純物が添加されたソース及びドレイン領域２６，２７，４７を形 成することができる。これらトランジスタのチャネル領域２２及び４２はソース 及びドレインの不純物の添加に対してマスクする。従って、これら領域２２及び ４２は、既知の方法によるＴＦＴの閾値電圧の調整のための不純物注入は別にし て、不純物が添加されていない多結晶シリコンのアイランド部１２及び１３とし て維持することができる。絶縁膜１４を堆積しパターニングした後、金属膜（例 えば、アルミニウム）を堆積しパターニングして種々の接続部及び相互接続部（ 図２に図示された３１〜３３及び３５〜３７のように）を形成することができる 。 図２に示されていないが、負荷ＴＦＴＴ_lは出力ＴＦＴＴ_oと同様にすることが でき、このＴ_lのゲート（４５）はＴ_lのドレイン（４７）に接続する。 図３〜５のプロットは、トランジスタＴ_m，Ｔ_o及びＴ_lが以下の方法を有する 図２のＴＦＴ構造の特定の例について測定した。出力トランジスタＴ_o 酸化シリコンの厚さ ０．１μｍ チャネル４２の長さ ６μｍ チャネル４２の幅 ５０μｍ負荷トランジスタＴ_l 酸化シリコン（４３）の厚さ ０．１μｍ チャネル長（４２） ６μｍ チャネル幅（４２） １０μｍメモリトランジスタＴ_m 酸化シリコン２３の厚さ ５ｎｍ 窒化シリコン２４の厚さ ０．１μｍ チャネル２２の長さ ６μｍ チャネル２２の幅（図４） １００μｍ チャネル２２の幅（図３） ５０μｍ メモリセル１０自身において、Ｔ_mのチャネル２２の幅は１００μｍ、すなわ ち図４のインバータ回路特性とした。一方、Ｔ_oのような典型的なｎチャネルエ ンハンスメント型ＴＦＴのＩ_d−Ｖ_g特性との比較のため、適合し得る幅（５０μ ｍ）のチャネル２２を有するトランジスタＴ_mについて測定し図３にプロットし た。図２に示す二重の誘電体２３，２３を用いる場合、メモリトランジスタＴ_m の電荷蓄積領域は層２３と２４との界面に存在する。窒化シリコンの上側層２４ を用いる場合、窒化シリコンの組成は一般に非化学量論性のＳｉＮｘであり、蓄 積される電荷は実際には窒化シリコン２４にトラップされる。酸化層２３は、層 ２３を経て電荷が流れるのを抑制することによりその保持性を増進する。層２４ を低温ＰＥ−ＣＶＤプロセスにより形成した窒化シリコンとする場合、シリコン 酸化膜２３を省略して製造工程を簡単化できることが判明している。この窒化シ リコン膜２４は内部のトラッピング状態で十分な電荷保持能力を有しているので 、メモリトランジスタＴ_m用の電荷蓄積領域として動作することができることが 判明している。非化学量論性窒化シリコンは、窒素に対するシリコンの原子比が 例えば０．８５〜１．１の範囲にあるシリコンリッチとすることができる。 図５の負荷トランジスタＴ_lは不純物が添加されていない導通チャネルを有す るエンハンスメント型ＴＦＴとする。図６は、負荷トランジスタＴ_lを、給電ラ イン２に結合されたドレイン電位を有し接続部３０を介してメモリトランジスタ Ｔ_mのドレイン電極２７に結合されたゲート電極及びソース電極を有するデプレ ッション型ＴＦＴとしたメモリセル１０の変形例を示す。この場合、負荷トラン ジスタＴ_lの導通チャネルに不純物を添加するために別のドーピング工程が必要 である。このデプレッション型ＴＦＴＴ_lの負荷ラインは、メモリトランジスタ Ｔ_mの第１のメモリ状態と第２のメモリ状態との間において接続部３０の信号に 大きな差異を発生させるのに有益である。しかしながら、本発明により生ずる出 力トランジスタＴ_oの切り換えられる出力機能により、多くのメモリにおいては デプレッション型の負荷トランジスタＴ_lを用いることに起因する接続部３０に おける大きな信号差は必要でない。 負荷Ｔ_lとして他の型式のものを用いることができ、例えば多結晶シリコン抵 抗又は不純物が添加されたアモルファスシリコン抵抗を用いることができる。こ の型式の抵抗性負荷は図７の変形したセルにおいて符号Ｒとして示す。図７に示 す別の変形例は、トランジスタＴ_lの代りに、セル１０からの出力スイッチとし て閾値ダイオードＤを用いる。この出力スイッチＤは薄膜ダイオードとする。こ の薄膜ダイオードは、金属ベースの膜が例えば多結晶シリコン又はアモルファス シリコンの真性半導体膜とでショットキーバリヤを形成するショットキーダイオ ードとすることができる。一例として、このショットキーダイオードは、ダイオ ードのカソード電極を構成する高濃度の不純物が添加されたｎ形のシリコン膜を 有するＭＩＮ型とすることができる。このショットキーダイオードは、例えば米 国特許第５２７２３７０号（薄膜ＲＯＭに関連して）に記載されている。別の形 態のものとして、薄膜閾値ダイオードＤは、“マテリアル リサーチ ソサイア ティ シンポジウム プロシーディングス”，Ｖｏｌ．２９７（１９９３年）第 ９８７頁〜第９９２頁に記載されている文献“エレクトロニクス プロハアティ オブ Ａ−ＳｉＮｘ：Ｈ シン−フィルム ダイオードに記載されているよう に、窒素が添加された水素処理アモルファスシリコン材料に基くことができる。 尚、この文献の内容は発明の内容として援用する。この技術に基く薄膜ダイオー ドは、大面積電子装置において薄膜回路の他の部分として既に存在している。 メモリセル１０からのダイオード出力の欠点は、このフィルタＤからの出力電 流ＩはインバータＴ_m及びＲを経て取り出されることである。これに対して、図 ５及び６のトランジスタスイッチＴ_oからの出力電流は電源ライン１からトラン ジスタＴ_oの主導通チャネルを介して直接取り出される。 図５及び６のメモリセル１０において、全てのトランジスタＴ_m，Ｔ_l及びＴ_o は同一導電形とされ、すなわち導通チャネルを流れる電流が電子によるｎチャネ ルデバイスとする。ｎチャネルＴＦＴの代りに、メモリセル１０は、Ｐ形のソー ス及びドレイン領域２６，２７，４６，４７等を有するＰチャネルＴＦＴを用い て作ることができる。この場合、（ホールの代りに）電子がＭＮＯ −ＴＦＴＴ_m の電荷蓄積領域２１に蓄積される。メモリセルに相補型ＴＦＴを用いることも できる。この場合、例えばメモリトランジスタＴ_mをｎチャネル型とし、負荷ト ランジスタＴ_lをＰチャネル型とし、適切に相違する回路バイアス接続を用いる 。 図１〜８の実施例に基いて構成された半導体メモリは、絶縁性基板１１上に他 の薄膜回路を有する大面積電子装置の一部を構成することもできる。このデバイ スはメモリアレイ１００及びそのアドレス回路５〜７に接続されている薄膜回路 によって形成される論理ゲートを有することができる。メモリアレイ１００に加 えて、このデバイスの基板１１は、米国特許第５１３０８２９号明細書に記載さ れているような例えば薄膜回路素子を用いて構成されている小型のアクティブマ トリックス液晶表示アレイを有することができる。この米国特許第５１３０８２ ９号の内容は、本願発明の内容として援用する。 イオン注入コプレナ型の多結晶シリコンＴＦＴ構造を図２に示したが、他の薄 膜トランジスタ技術を用いて、Ｔ_m，Ｔ_o及びＴ_lを作ることもできる。この場合 、例えばスタッガード型又は反転スタッガード型のＴＦＴ技術を用いることがで き、ＴＦＴチャネル２２又は４２を形成する膜１２及び１３を堆積する前又は堆 積した後に堆積された不純物の添加されている半導体膜により不純物が添加され たソース及びドレイン電極が形成される。 本発明を利用して薄膜メモリトランジスタＴ_mの不十分なトランジスタ特性を 補償することは有益であるが、図１，５，６及び７のメモリ及びセルは単結晶シ リコンにモノリシックなメモリデバイスとして作ることもできる。 この開示内容から、当業者にとって種々の変形や変更が可能である。

───────────────────────────────────────────────────── 【要約の続き】 薄膜回路メモリにおいて、出力スイッチは薄膜トランジ スタ又は薄膜ダイオードとすることができる。

Claims (1)

1. 【特許請求の範囲】 １．不揮発性メモリトランジスタにより駆動される負荷をそれぞれ含む複数のメ モリセルを具え、メモリトランジスタが、このトランジスタの第１のメモリ状態 で導通し第２のメモリ状態でほとんど導通しない導通チャネルを有し、メモリト ランジスタと負荷との間の接続部に信号差を生ずる半導体メモリにおいて、各セ ルが、前記接続部に結合されこの接続部の信号により一方の出力状態から他方の 出力状態に切り換えられるスイッチを含み、このスイッチの出力状態がセルから の出力信号を形成する半導体メモリ。 ２．請求項１に記載の半導体メモリにおいて、前記各セルのスイッチが、前記メ モリトランジスタと負荷との間の接続部に結合されている制御電極を有する出力 トランジスタを具えることを特徴とする半導体メモリ。 ３．請求項２に記載の半導体メモリにおいて、前記出力トランジスタを前記接続 部に結合されているゲート電極を有する電界効果トランジスタとし、前記メモリ セルが第１及び第２の電源ライン、読出／書込ライン及び出力ラインを具え、メ モリトランジスタ及び負荷が第１の電源ラインと第２の電源ラインとの間に接続 され、メモリトランジスタ及び出力トランジスタのソース電極が第１の給電ライ ンに結合され、メモリトランジスタのゲート電極が読出／書込ラインに結合され 、出力トランジスタのドレイン電極がセルの出力ラインに結合されていることを 特徴とする半導体メモリ。 ４．請求項２又は３に記載の半導体メモリにおいて、前記メモリトランジスタ及 び出力トランジスタを薄膜電界効果トランジスタとしたことを特徴とする薄膜回 路メモリ。 ５．請求項４に記載の半導体メモリにおい、前記出力トランジスタをエンハンス メント型の電界効果トランジスタとし、前記メモリトランジスタ及び出力トラン ジスタをｎチャネル電界効果トランジスタとしたことを特徴とする半導体メモリ 。 ６．請求項１から５までのいずれかに記載の半導体メモリにおいて、前記メモリ トランジスタがゲート電極と導通チャネルとの間のゲート誘電体に電荷蓄積領 域を具え、この電荷蓄積領域の電荷状態がメモリトランジスタのメモリ状態を決 定することを特徴とする半導体メモリ。 ７．請求項６に記載の半導体メモリにおいて、前記メモリトランジスタがゲート 電極と導通チャネルとの間に２個の異なる誘電体層を具え、前記電荷蓄積領域が 前記２個の誘電体層間に存在することを特徴とする半導体メモリ。 ８．請求項１から７までのいずれかに記載の半導体メモリにおいて、前記負荷を 、給電ラインに結合されているゲート及びドレイン電極と、前記接続部を介して メモリトランジスタのドレイン電極に結合されているソース電極とを有するエン ハンスメント型電界効果トランジスタとしたことを特徴とする半導体メモリ。 ９．請求項１から７までのいずれかに記載の半導体メモリにおいて、前記負荷を 、給電ラインに結合されているドレイン電極と、前記接続部を介してメモリトラ ンジスタのドレイン電極に結合されているゲート及びソース電極とを有するデプ レッション型電界効果トランジスタとしたことを特徴とする半導体メモリ。 １０．請求項１から９までのいずれかに記載の半導体メモリにおいて、メモリが 絶縁性基板上の薄膜回路に大面積電子デバイスの一部として形成され、この電子 デバイスが前記絶縁性基板上に他の薄膜回路をも具えることを特徴とする半導体 メモリ。