JPS6260017A - Ａｃｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野］ この発明は小型電子式計算機等に用いられるへ〇Ｌ回路
に関する。

［従来技術とその問題点１ 小型電子式計算機等において、電源投入時に各回路を初
期設定によりクリアするためのものとしてＡＣＬ　（Ａ
ｕｔｏ　　Ｃ１ｅａｒ）回路が用いられている。このＡ
ＣＬ回路は、通常コンデンサ及び抵抗からなるＣＲ時定
数回路とバイナリカウンタを主な要素として第２図に示
すような構成となっている。すなわち、同図においてコ
ンデンサ１１と抵抗１２とが直列に接続されており、コ
ンデンサ１１の抵抗１２と接続されていない端部に電圧
ＶＤＤが、また、抵抗１２のコンデンサ１１と接続され
ていない端部には電圧Ｖｓｓがそれぞれ印加される。

そして、コンデンサ１１と抵抗１２の接続点がスレッシ
ュホールドレベルｖｔｈのインバータ１３．１４を介し
てバイナリカウンタ１５のリセット端子Ｒと接続される
。このバイナリカウンタ１５は、端子ＣＫに入力される
基準クロックφをカウントし、そのカウント値をオート
クリア信＠ＡＣＬとして出力するもので、その信号ＡＣ
Ｌはまた、インバータ１６で反転されてバイナリカウン
タ１５のセット端子Ｓに入力される。このような構成の
ＡＣＬ回路では、電源投入後にインバータ１３に印加さ
れる電圧が第３図（ａ）に示すようにＶｏｏからＶｓｓ
へと立下がり変化よりＣＲ時定数回路によって若干遅れ
を生じ（第３図（ａ）における破線）、その遅れを生じ
た電圧がインバータ１３の動作電圧に達した時点でイン
バータ１３が動作し、インバータ１４を介してバイナリ
カウンタ１５のリセット端子ＲにＨレベルの信号が入力
され、スレッシュホールドレベルｖｔｈに達すると、イ
ンバータ１３の出力が反転するためバイナリカウンタ１
５のリセット端子ＲにＬレベルの信号が入力される。こ
のためにバイナリカウンタ１５は、第３図（ｂ）に示す
ようにこのリセット端子Ｒへの入力がＬレベルになった
時点で十分な電圧が得られており、第３図（Ｃ）に示す
基準クロックφをカウントし始める。そのカウント値に
応じて、第３図（ｄ）に示すように一定時間オートクリ
ア信号ＡＣＬが出力されるようになるものである。以上
のようにこのＡＣＬ回路は、ｉｌ電源投入後小型電子式
計算機のＲＯＭ、ＲＡＭ等の各回路に印加される電圧が
その回路の動作に適したレベルに達するまでの一定時間
、ＡＣＬ信号を出力して各回路の動作を停止させておく
ものである。

しかしながら上記のようなＡＣＬ回路にあって、特に太
陽電池を電源として用いた小型電子式計算機などインバ
ータ１３に印加される電圧がＶＤＤからＶｓｓへと立下
がり変化する速度が緩やかで、かつ、該電圧の立下がり
変化が光の状態によって左右される不安定なものについ
ては、スレッシュホールドレベルｙｔｈに達したインバ
ータ１３によってオートクリア信＠ＡＣＬが一定時間出
力された後に停止した時点においても、まだＲＯＭ、Ｒ
ＡＭ等の各回路に供給される電圧が正常な動作するレベ
ルに達していないことがある。この場合、回路の初期設
定が不十分なためにＲＯＭのプログラムが暴走するなど
して、小型電子式計算機のキー人力や表示等に支障を来
たすことがあった。

このような欠点を解消する方法としては、時定数回路に
よる電圧の変化に要する時間を充分大きく設定する方法
と、バイナリカウンタ１５によるカウント時間を長くす
る方法とが考えられる。このうち、前者時定数回路によ
る変化の時間を大きく設定する方法の場合、その時間ｔ
は ｔ　′″ＲＣＱ　ｎ　（Ｖ　／　Ｖ　ｏ　ｏ　）　　　
−ｔＣ （ただし、Ｖ＝Ｖｏｏｅ　　　） なる式で表わされるように、コンデンサ１１の容量Ｃあ
るいは抵抗１２の値Ｒを大きくすればよい。しかし、コ
ンデンサ１１の容量を大きくすることは、コンデンサの
形状を大きくする必要があるために回路を構成するＬＳ
Ｉチップの形状を大きくしてしまうので、回路実装上不
利となる。また、抵抗１２のｆｌｌＲを大きくすると、
電圧のレベルが不安定なものとなってしまう。また、上
記侵者のバイナリカウンタ１５のカウント時間を長くす
る方法の場合、そのカウント値を大きく設定すると、必
要な充分な電圧が得られていないために動作が確実に行
なわれないことがあり、設定した時間よりも実際のカウ
ントに要する時間がかなり長くかかつてしまう場合があ
り、例えば電源スィッチをオンしてからかなりの時間を
経ないと動作を開始しない等の不都合を生じる。

［発明の目的］ この発明は上記の実情に鑑みてなされたもので、太陽電
池を１！源とした小型電子式計算機などＮａ電圧が低く
不安定なものにおいても、電源投入時に各回路の初期設
定としてオールクリアを確実に行なうことのできるＡＣ
Ｌ回路を提供することを目的とする。

［発明の要点］ この発明は、ＡＣＬ回路の一部としてＲＡＭを用い、そ
のＲＡＭにアドレスデータを書込んだ後に読出し、正常
なアドレスデータと比較を行なってＲＡＭの動作状態を
判断するもので、その結果、ＲＡＭが正常に動作してい
ると判断されるよでは、システム全体の供給電圧が適正
レベルに達していないと判断してＡＣＬ信号を停止せず
に出力し続けるようにしたものである。

［発明の実施例〕 以下図面を参照してこの発明の一実施例を説明する。第
１図はその回路構成を示すもので、２１が第２図に示し
たものと同様な構成のＡＣＬ回路であり、このＡＣＬ回
路２１に電源電圧Ｖが電源スィッチ２２を介して印加さ
れる。そして、このＡＣＬ回路２１の出力するオールク
リア信号ＡＣＬは、オア回路２３を介して４ビツトアツ
プカウンタ２４及びバイナリカウンタ２５〜２７の各リ
セット端子Ｒに送出される。４ビツトアツプカウンタ２
４は、システムの基準クロックφに同期して４ビツトの
２進力ウント動作を行なうもので、そのカウント値デー
タは、その上位１ビツトがインバータ２８、マルチ・プ
レクサ２９及びＥＸオア回路３０に、下位３ビツトは第
１のマルチプレクサ２９及びＥＸオア回路３１〜３３の
それぞれに送出される。インバータ２８の反転出力は、
上記バイナリカウンタ２５のクロック端子Ｃに入力され
、このバイナリカウンタ２５のＱ端子からの出力がイン
バータ３４、オア回路３５、アンド回路３６に入力され
る。さらにインバータ３４の反転出力は上記バイナリカ
ウンタ２６のクロック端子Ｃに入力され、このバイナリ
カウンタ２６のＱ端子からの出力がインバータ３７と上
記ＥＸオア回路３０〜３３に入力される。そして、イン
バータ３７の反転出力がバイナリカウンタ２７のクロッ
ク端子Ｃに入力され、このバイナリカウンタ２７のＱ端
子からの出力が、インバータ３８に送出されると共に、
上記第１のマルチプレクサ２９及び第２のマルチプレク
サ３９、オア回路３５に切換設定を行なう第２のオール
クリア信＠ＡＣＬ−として送出される。インバータ３８
の反転出力は、アドレス部４０のリセット端子Ｒに送ら
れ、このアドレス部４０の出力データが制御プログラム
を書込まれたＲＯＭ４１のアドレス指定を行なう。アド
レス部４０のアドレス指定によりＲＯＭ４１から読出さ
れたプログラムはｉｌｌ　１１１部４２に送られ、制御
部４２はこれに従って４ビツトのアドレス指定データを
第１のマルチプレクサ２９に、読出し／書込みを制御す
る信号Ｒ／Ｗ＝をナンド回路４３にそれぞれ入−力する
。このナンド回路４３にはまた、上記オア回路３５を介
してバイナリカウンタ２５のＱ端子からの出力信号、バ
イナリカウンタ２５のＱｉ子からの信号ＡＣＬ−及びシ
ステムの基準クロックφが入力されるもので、このナン
ド回路４３の論理演算出力はＲＡＭ４４の読出し／書込
み制御相の端子Ｒ／Ｗに送られる。上記第１のマルチプ
レクサ２９は、信号ＡＣＬ”に従って制御部４２からの
４ビツトデータまたは４ビツトアツプカウンタ２４から
の１ビツト及び３ビツトの信号を上位アドレス指定デー
タ、下位アドレス指定データとしてＲＡＭ４４に送出す
る。また、上記ＥＸオア回路３０〜３３の出力は第２の
マルチプレクサ３９及び−数回路４５に送出されるもの
で、第２のマルチプレクサ３９は、この入力及び演算部
４５からのデータ入力と信号ＡＣＬ−に従ってＲＡＭ４
４に出力を送出する。ＲＡＭ４４内部には、上位アドレ
ス１ビツト、下位アドレス３ビツトからなるアドレスｒ
ｏＯＪ〜ｒ０７Ｊ、ｒ１０Ｊ〜「１７」のレジスタ群４
４１が備えられており、そのそれぞれに対応して「Ａｒ
Ｊ」〜「Ａ７」、「Ｂｏ」〜「Ｂ７」の名が付されてい
る。これらＲＡ　Ｍ　４４のレジスタｒＡａ　Ｊ〜ｒＡ
７Ｊ、ｒＢ口」〜ｒＢ７Ｊは、ナンド回路４３から端子
Ｒ／Ｗへ入力される信号と第１のマルチプレクサ２９か
ら出力されるアドレス指定データに応じて第２のマルチ
プレクサ３９から出力されるデータが書込まれ、あるい
は１込まれているデータを演算部４６及び上記−数回Ｗ
１４５に送出する。−数回路４５では、このＲＡＭ４４
からのデータと上記ＥＸオア回路３０〜３３からのデー
タを比較し、その比較結果により不一致信号を上記アン
ド回路３６に入力させるもので、アンド回路３６の論理
演算出力が、上記ＡＣＬ回路２１の出力する信号ＡＣＬ
と同じく上記オア回路２３を介して４ビツトアツプカウ
ンタ２４及びバイナリカウンタ２５〜２７の各リセット
端子Ｒに送出される。

次いで上記実施例゛の動作について説明する。動作当初
において、まず電源投入として電源スィッチ２２をオン
とすると、電源電圧■がＡＣＬ回路２１に印加され、Ａ
ＣＬ回路２１の出力する信号ＡＣＬが″１″レベルとな
り、オア回路２３を介して４ビツトアツプカウンタ２４
及びバイナリカウンタ２５〜２７のリセット端子Ｒに出
力される。これにより、４ビツトアツプカウンタ２４と
バイナリカウンタ２５〜２７はリセットされる。その後
、特定時間が経過し、オア回路２３を介して出力する信
号ＡＣＬが゛０″レベルとなると、４ビツトアツプカウ
ンタ２４、バイナリカウンタ２５〜２７のリセットが解
除されてカウント動作が開始される。４ビツトアツプカ
ウンタ２４は、システムの基準クロックφに同期してカ
ウント動作を行なう。この時点で第１のマルチプレクサ
２９は、制御部４２からではなく４ビツトアツプカウン
タ２４からのデータを選択しており、そのため４ビツト
アツプカウンタ２４のカウントデータがＲＡ　Ｍ　４４
にアドレス指定データとして入力される。一方、第２の
マルチプレクサ３９でも、やはりＥＸオア回路３０〜３
３を介して４ビツトアツプカウンタ２４からＥＸオア回
路３０〜３３を介して送られてくるカウントデータを選
択しており、従ってＲＡＭ４４においては、ｒＡｏ　Ｊ
　〜ｒＡ７Ｊ。

ｒＢｏＪ〜「Ｂ７」の各レジスタに対して、例えば、Ａ
ｎ　レジスタにはデータｒ００００Ｊが、Ａルジスタに
はデータｒｏｏ０１Ｊが、またＢ７レジスタにはデータ
ｒｌ　１１１Ｊが入力されるなど、それぞれそのアドレ
スと同一の値のデータが入力設定される。そして、４ビ
ツトアツプカウンタ２４の出力がＮ１１１Ｊを越えて再
びｒｏｏｏＯＪとなった時点で、すなわち４ビツトアツ
プカウンタ２４の上位１ビツトの信号が「１」からｒＯ
Ｊに反転した時点でバイナリカウンタ２５のＱ端子から
の信号が“１パに反転されて出力され、これがアンド回
路３６及びオア回路３５を介してナンド回路４３に入力
される。これによりアンド回路３６はゲートが開状態と
なり、また、ナンド回路４３はＲＡ　Ｍ　４４の端子Ｒ
／Ｗにデータの読出しを指示する信号“１゛′を入力す
る。従って、この後に４ビツトアツプカウンタ２４のカ
ウント動作に応じて、ＲＡ　Ｍ　４４の４ビツトアツプ
カウンタ２４に指定されるアドレスのレジスタの内容が
順次読出され、−数回路４５に送出される。−数回路４
５においては、このＲＡＭ４４から読出されたデータと
ＥＸオア回路３０〜３３を介して４ビツトアツプカウン
タ２４から送られてくるデータとを一致比較するもので
ある。

この場合、システムに供給される電圧が各回路の動作に
充分な一定レベルに達していない際には、ＲＡ　Ｍ　４
４は正確なデータの書込み／読出しを行なえないので、
−数回路４５での両データは一致せず、−数回路４５の
出力する信号は不一致を示す“１″レベルのものとなる
。すると、アンド回路３６はゲートが開状態となってい
るので、この“１″レベルの信号がオア回路２３を介し
て４ビツトアツプカウンタ２４及びバイナリカウンタ２
５〜２７のリセット端子Ｒに入力され、これらがリセッ
トされて、再び上記４ビツトアツプカウンタ２４のｒｏ
ｏｏＯＪからのカウント動作が繰返される。そして、４
ビツトアツプカウンタ２４のカウント値がｒｌｌｌｌＪ
を越えてｒｏｏｏｏＪとなってからＲＡＭ４４の各レジ
スタに書込まれたデータが読出され始め、再度−数回路
４５での一致比較が行なわれる。こうして４ビツトアツ
プカウンタ２４へのデータの書込み動作、及びその書込
まれたデータの読出し動作を行ない、実際のＥＸオア回
路３０〜３３を介して入力されるアドレスデータと一致
回路４５で一致比較することを繰返す。そして、比較の
結果、両データが一致したと判断された場合、すなわち
、システムの各回路に供給されている電圧レベルがその
動作に充分なレベルに達しており、ＲＡＭ４４が正常に
動作している場合には、−数回路４５から一致を示す信
号として“０”レベルの信号が出力される。

この“０”レベルの信号はオア回路２３を介して４ビツ
トアツプカウンタ２４及びバイナリカウンタ２５〜２７
のリセット端子Ｒに送出されるが、ＩＩ　ＯＩＩレベル
であるためにこれらの回路はリセットされない。そのた
め、４ビツトアツプカウンタ２４及びバイナリカウンタ
２５〜２７は動作を続行する。４ビツトアツプカウンタ
２４の出力するカウントデータ「１１１１」がカウント
アツプして、その上位１ビツトが“０”に反転すると、
これに応じてバイナリカウンタ２５の出力が０″に反転
し、ざらにバイナリカウンタ２６の出力は１”に反転す
る。

そして、新たに４ビツトアツプカウンタ２４が「０００
０」からのカウント動作を行なうと、この時、バイナリ
カウンタ２６からは“１″レベルの出力がなされている
ので、ＲＡＭ４４の各レジスタには４ビツトアツプカウ
ンタ２４の出力を反転した信号が順次入力設定される。

これは、例えばＲＡ　Ｍ　４４のへ〇レジスタにデータ
ｒ１１１１Ｊが、Ａルジスタにデータｒ１１１０Ｊが、
というようにして自込みが行なわれ、Ｂ７レジスタにデ
ータ［００００Ｊが入力された時点で、各レジスタのア
ドレスデータを反転したデータの書込みを終了する。

この書込みが終了した時点で４ビツトアツプカウンタ２
４のカウント値がｒｌｌｌｌＪを越えて「００００」と
なると、今度は上記と同じく再びこの露込まれたデータ
の読出し状態となり、読出されたデータが一致回路４５
に送られて、ＥＸオア回路３０〜３３を介して反転され
て送られてくる４ビツトアツプカウンタ２４のアドレス
データと順次−数比較される。比較の結果、ＲＡＭ４４
から読出したデータとＥＸオア回路３０〜３３からのデ
ータとが不一致であると判断された場合は、−数回路４
５の出力する不一致を示す“１”レベルの信号により、
４ビツトアツプカウンタ２４及びバイナリカウンタ２５
〜２７がリセットされＲＡ　Ｍ　４４の各レジスタへの
アドレスデータの廖込み、書込まれたアドレスデータの
続出し及びそのアドレスデータとＥＸオア回路３０〜３
３を介して４ビツトアツプカウンタ２４がら送られてく
るアドレスデータとの比較を繰返し行なう。そしてまた
、一致したと判断された場合には、以上でシステムの各
回路に供給される電圧が正常な動作を行なうに足る一部
レベルに達していることとなり、−数回路４５が一致を
示す“０″レベルの信号を出力する。この“０″レベル
のがオア回路２３を介して４ビツトアツプカウンタ２４
及びバイナリカウンタ２５〜２１のリセット端子Ｒに入
力された後に、４ビツトアツプカウンタ２４の出力する
カウントデータＮ１１１Ｊがカウントアツプに反転し、
さらにバイナリカウンタ２７の出力が“１″に反転する
。従って、バイナリカウンタ２７の出力信号“１”がイ
ンバータ３８で反転され、アドレス部４０のリセット端
子Ｒへ入力が“Ｏ”となるので、アドレス部４０のリセ
ット状態が解除される。これに伴ってアドレス部４０は
ＲＯＭ４１へのアドレス制御を開始し、ＲＯＭ４１が動
作し始め、以上で電源投入時のオートクリア動作を終了
する。

［発明の効果］ 以上のようにこの発明によれば、ＡＣＬ回路の一部とし
てＲＡＭを用い、そのＲＡＭにアドレスデータを書込ん
だ後に読出し、正常なアドレスデータと比較を行なって
ＲＡＭの動作状態を判断するもので、その結果、ＲＡＭ
が正常に動作していると判断されるまでは、システム全
体の供給電圧が適正レベルに達していないと判断してＡ
ＣＬ信号を停止せずに出力し続けるようにしたので、太
＋：ｉ’ｍ池を電源とした小型電子式計算機など電源電
圧が低くまた所定電圧まで達する時間が不安定なものに
おいても、ＲＯＭの暴走等を誘発することなく電源投入
時の各回路の初期設定としてオールクリアを確実に行な
うことのできるＡＣＬ回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の回路構成を示すブロック
図、第２図は従来のＡＣＬ回路の回路構成を示すブロッ
ク図、第３図は第２図の動作を示すタイミングチャート
である。 １３、１４．１６．２８．３４．３７・・・インバータ
、１５．２５〜２７・・・バイナリカウンタ、２１・・
・ＡＣＬ回路、２４・・・４ビツトアツプカウンタ、２
９・・・第１のマルチプレクサ、３９・・・第２のマル
チプレクサ、４０・・・アドレス部、４１・・・ＲＯＭ
、４２・・・制御部、４４・・・ＲＡＭ、４５・・・−
数回路、４６・・・演算部。

Claims (1)

1. 【特許請求の範囲】 少なくとも制御部と記憶部を備えた小型電子機器におい
   て、電源投入に対応して上記制御部 を初期状態に保持する初期状態保持信号を発生する初期
   状態保持信号発生手段と、上記電源投入に起因してカウ
   ント動作を行なうカウンタと、このカウンタのカウント
   データをＲＡＭに書込む書込制御手段と、この書込制御
   手段によりＲＡＭに書込まれたカウントデータを読出す
   読出制御手段と、この読出制御手段により読出したカウ
   ントデータと上記カウンタの出力するカウントデータと
   を一致比較する比較手段と、この比較手段の比較結果か
   ら上記ＲＡＭの動作状態を判断し、正常に動作している
   と判断した場合に上記初期状態保持信号発生手段による
   初期状態保持信号を解除する初期状態解除手段とを具備
   したことを特徴とするＡＣＬ回路。