JPS6260760B2 - - Google Patents
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- JPS6260760B2 JPS6260760B2 JP54044720A JP4472079A JPS6260760B2 JP S6260760 B2 JPS6260760 B2 JP S6260760B2 JP 54044720 A JP54044720 A JP 54044720A JP 4472079 A JP4472079 A JP 4472079A JP S6260760 B2 JPS6260760 B2 JP S6260760B2
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- circuit
- dma
- refresh
- signal
- ram
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明はメモリのリフレツシユを簡単な構成で
行なえるようにした記憶回路制御方式に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a storage circuit control system that allows memory refresh to be performed with a simple configuration.
従来のこの種の装置について第１図とともに説
明する。通常はCPU回路１から出力されるアド
レス信号ａと制御信号ｂによつてダイナミツク
RAMとこのダイナミツクRAMのアクセルに必要
な信号を発生する回路からなるRAM回路を駆動
し、情報の処理を行なつている。なおこの場合ア
ドレス信号ａはアドレスマルチプレクサ４を介し
てアドレス信号ｅとしてRAM回路２に供給され
ている。 A conventional device of this type will be explained with reference to FIG. Normally, dynamic control is performed by address signal a and control signal b output from CPU circuit 1.
It processes information by driving a RAM circuit consisting of a RAM and a circuit that generates the signals necessary for accelerating this dynamic RAM. In this case, address signal a is supplied to RAM circuit 2 via address multiplexer 4 as address signal e.
RAM回路２のリフレツシユを行なうに際して
は、先ずタイマ３がCPU回路１に対して停止要
求信号ｃを出力し、CPU回路１が停止するとと
もに停止応答信号ｄを出力する。なおこの時
RAM回路２との直接入出力を行うDMA
（Direct、Memory Access）動作を必要とする他
の回路８がある場合には、DMA動作的にもCPU
回路の停止を必要とし、停止要求信号ｃを出力す
る。したがつてリフレツシユ動作とDMA動作と
の競合を調整するために優先判定回路７によつ
て、CPU回路１の停止応答信号ｄを優先度に応
じてリフレツシユ回路側の制御信号ｉと、DMA
動作側の制御信号ｊに振り分ける必要がある。リ
フレツシユ回路側に制御信号ｉが得られると、こ
れを受けてリフレツシユ動作が始まる。 When refreshing the RAM circuit 2, the timer 3 first outputs a stop request signal c to the CPU circuit 1, and when the CPU circuit 1 stops, outputs a stop response signal d. Furthermore, at this time
DMA that performs direct input/output with RAM circuit 2
(Direct, Memory Access) If there is another circuit 8 that requires operation, the CPU
It is necessary to stop the circuit, and outputs a stop request signal c. Therefore, in order to adjust the conflict between the refresh operation and the DMA operation, the priority determination circuit 7 divides the stop response signal d of the CPU circuit 1 into the control signal i of the refresh circuit side and the DMA operation according to the priority.
It is necessary to allocate it to the control signal j on the operating side. When the control signal i is obtained on the refresh circuit side, the refresh operation starts in response to the control signal i.
まずアドレスマルチプレクサ４がRAM回路２
に供給するアドレス信号ｅをCPU回路１のアド
レス信号ａからリフレツシユを順次行うためのア
ドレスをカウントしているリフレツシユアドレス
カウンタ５からのアドレス信号ｆに切換える。次
にリフレツシユ信号発生回路６がリフレツシユに
必要なスレローブ信号ｇをRAM回路に供給す
る。以上の動作でリフレツシユが行なわれる。し
かしこの装置はDMA動作を行なわせる回路とは
別に、アドレスマルチプレクサ４、リフレツシユ
信号発生回路６などのリフレツシユ回路が必要と
なる。 First, address multiplexer 4 is RAM circuit 2
The address signal e supplied to the CPU circuit 1 is switched from the address signal a of the CPU circuit 1 to the address signal f from the refresh address counter 5 which counts addresses for sequentially performing refresh. Next, the refresh signal generation circuit 6 supplies the slave lobe signal g necessary for refresh to the RAM circuit. Refreshing is performed through the above operations. However, this device requires refresh circuits such as an address multiplexer 4 and a refresh signal generation circuit 6 in addition to the circuit for performing the DMA operation.
本発明はDMAコントローラを巧みに用いてリ
フレツシユを行なうようにして、回路構成を簡単
にしたもので、以下にその実施例とともに説明す
る。第２図において、１１はこの記憶回路を使用
するCPU回路、１２は従来と同様のRAM回路で
あるが、リフレツシユのための特別な回路は設け
ていない。１３はリフレツシユ要求信号ｓを発生
するタイマ、１４はDMA動作を制御するDMAコ
ントローラで、そのDMA要求入力の１つとして
タイマ１３からのリフレツシユ要求信号ｓが入力
されている。１５はDMAを必要とする入出力装
置である。 The present invention cleverly uses a DMA controller to perform refresh, thereby simplifying the circuit configuration, and will be described below along with an embodiment thereof. In FIG. 2, 11 is a CPU circuit that uses this memory circuit, and 12 is a RAM circuit similar to the conventional one, but no special circuit for refresh is provided. 13 is a timer that generates a refresh request signal s; 14 is a DMA controller that controls DMA operation; the refresh request signal s from the timer 13 is inputted as one of its DMA request inputs. 15 is an input/output device that requires DMA.
本回路はダイナミツクRAMのリフレツシユを
DMAコントローラ１４が制御するDMA動作を用
いて行うもので、以下にその動作について説明す
る。 This circuit refreshes the dynamic RAM.
This is performed using a DMA operation controlled by the DMA controller 14, and the operation will be explained below.
ダイナミツクRAMのリフレツシユは、周知の
ようにリフレツシユのための信号を加えなくと
も、RAM回路１２の読み出し、書き込みによつ
ても行うことができる。従つて所定の周期で必要
なアドレスについてDMA動作を行えば、これは
ダイナミツクRAMの読み書きを伴うものである
から、リフレツシユを行うことになる。 As is well known, the dynamic RAM can be refreshed by reading and writing to the RAM circuit 12 without applying a refresh signal. Therefore, if a DMA operation is performed on a necessary address at a predetermined period, a refresh is performed since this involves reading and writing from the dynamic RAM.
すなわち通常はCPU回路１１がRAM回路１２
に対してアドレス信号ｋと制御信号ｌを供給し、
RAM回路を制御して情報処理を行なつている。
しかしリフレツシユの際にはタイマ１３がDMA
コントローラ１４に対して、リフレツシユのため
のDMA要求信号５を出力する。DMAコントロー
ラの他のDMA要求入力端子には入出力装置から
のDMA要求が接続されており、上述したリフレ
ツシユのためのDMA要求も入出力装置からの
DMA要求と同様に扱われる。したがつてDMAコ
ントローラはDMA要求信号としてのリフレツシ
ユ要求信号ｓ等を受けると、CPU回路１１に対
して停止要求ｍを出し、CPU回路１１から停止
応答信号ｎが得られる。するとバス占有信号ｐを
出してCPU回路１１からアドレスバス、データ
バス、制御信号バスを切り放す。次にDMAコン
トローラ１４はDMA要求の中の最も優先度の高
い要求に該当するDMA動作を行う。まず、該当
する要求元に対して、DMA応答信号ｔあるいは
ｕが出される。信号ｔはリフレツシユのための
DMA要求に対して、信号ｕは入出力装置に対し
てのものである。さらにDMAコントローラ１４
は所定のアドレス信号ｑ及び制御信号ｒをバスに
出力する。リフレツシユのためのDMA動作が行
なわれた場合には、前述のようにRAM回路１２
のリフレツシユが行なわれる。 In other words, normally the CPU circuit 11 is the RAM circuit 12.
supplying an address signal k and a control signal l to
It processes information by controlling the RAM circuit.
However, during refresh, timer 13 uses DMA.
A DMA request signal 5 for refresh is output to the controller 14. DMA requests from input/output devices are connected to other DMA request input terminals of the DMA controller, and DMA requests for the above-mentioned refresh are also connected to input terminals from input/output devices.
Treated similarly to DMA requests. Therefore, when the DMA controller receives a refresh request signal s or the like as a DMA request signal, it issues a stop request m to the CPU circuit 11, and a stop response signal n is obtained from the CPU circuit 11. Then, a bus occupancy signal p is issued to disconnect the address bus, data bus, and control signal bus from the CPU circuit 11. Next, the DMA controller 14 performs a DMA operation corresponding to the request with the highest priority among the DMA requests. First, a DMA response signal t or u is issued to the corresponding request source. Signal t is for refresh
For a DMA request, signal u is for an input/output device. Furthermore, the DMA controller 14
outputs a predetermined address signal q and control signal r to the bus. When a DMA operation for refresh is performed, the RAM circuit 12
A refresh is performed.
上記実施例より明らかなように本発明によれば
従来必要であつた、アドレスマルチプレクサ、ア
ドレスカウンタ、リフレツシユ信号発生回路、優
先判定回路等が不要になり、回路構成が極めて簡
単になる。特にDMAコントローラの空きチヤネ
ルを用いることによつて回路素子の大幅な削減が
可能になる。 As is clear from the above embodiments, according to the present invention, the address multiplexer, address counter, refresh signal generation circuit, priority determination circuit, etc. that were conventionally required are no longer necessary, and the circuit configuration becomes extremely simple. In particular, by using empty channels of the DMA controller, it is possible to significantly reduce the number of circuit elements.
またDMAコントローラを用いてRAMのリフレ
ツシユを行う他の方法として、DMAコントロー
ラを用いてCPUを停止させ、DACK信号を用い
てリフレツシユの起動をかけるものがあるが、こ
の場合にはDACK信号からリフレツシユ用の信号
を生成する回路が必要となる。したがつてこの方
法に比して本発明は簡単な構成でRAMのリフレ
ツシユを行わせることができる。 Another method of refreshing RAM using a DMA controller is to stop the CPU using the DMA controller and start the refresh using the DACK signal. A circuit that generates a signal is required. Therefore, compared to this method, the present invention can refresh the RAM with a simpler configuration.
第１図は従来の記憶回路制御装置のブロツク
図、第２図は本発明の一実施例による記憶回路制
御方式を適用した装置のブロツク図である。
１１……CPU回路、１２……RAM回路、１４
……DMAコントローラ。
FIG. 1 is a block diagram of a conventional storage circuit control device, and FIG. 2 is a block diagram of a device to which a storage circuit control system according to an embodiment of the present invention is applied. 11...CPU circuit, 12...RAM circuit, 14
...DMA controller.
Claims (1)
させ、アドレス信号とメモリー制御信号と入出力
制御信号を出力することによつてDMA
（Direct、Memory Access）動作を行なわせる
DMAコントローラを設け、このDMAコントロー
ラのDMA要求入力に、リフレツシユ要求信号を
入力することによつてDMA動作を行なわせ、上
記DMAコントローラから出力されるアドレス信
号とメモリ制御信号を用いてダイナミツクRAM
のリフレツシユを行うことを特徴とする記憶回路
制御方式。1 DMA is activated by receiving a request from an input/output device, stopping the CPU, and outputting an address signal, memory control signal, and input/output control signal.
(Direct, Memory Access) Perform the operation
A DMA controller is provided, and the DMA operation is performed by inputting a refresh request signal to the DMA request input of the DMA controller.
A memory circuit control method characterized by performing refresh.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4472079A JPS55139691A (en) | 1979-04-11 | 1979-04-11 | Memory circuit control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4472079A JPS55139691A (en) | 1979-04-11 | 1979-04-11 | Memory circuit control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55139691A JPS55139691A (en) | 1980-10-31 |
| JPS6260760B2 true JPS6260760B2 (en) | 1987-12-17 |
Family
ID=12699253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4472079A Granted JPS55139691A (en) | 1979-04-11 | 1979-04-11 | Memory circuit control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55139691A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4556952A (en) | 1981-08-12 | 1985-12-03 | International Business Machines Corporation | Refresh circuit for dynamic memory of a data processor employing a direct memory access controller |
| JPS60151742A (en) * | 1984-01-18 | 1985-08-09 | Pioneer Electronic Corp | Digital signal generator |
| JP2617132B2 (en) * | 1989-05-10 | 1997-06-04 | 日本電気エンジニアリング株式会社 | Direct memory access method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5254342A (en) * | 1975-10-30 | 1977-05-02 | Toshiba Corp | Dynamic memory refreshing |
-
1979
- 1979-04-11 JP JP4472079A patent/JPS55139691A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55139691A (en) | 1980-10-31 |
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