JPS626261B2 - - Google Patents

Description

【発明の詳細な説明】 本発明の分野 本発明はデータ処理システムに関し、更に具体
的にはプログラム命令によつてアドレスされるこ
とのできるレジスタの数よりも多いアクセス可能
な汎用ハードウエア・レジスタを中央処理ユニツ
トで利用可能とする装置に関する。

本発明の背景 本発明は米国特許4200927（以下、参照文献
という）に説明されるような高能率データ処理シ
ステムで使用され、IBM社から出版されている
「システム／370操作解説書」（System／
370Principles of Operation、Form No.GA22−
7000）で定義されるようなIBMシステム／370デ
ータ処理システムの要件に従つて機能する。

IBMシステム／370データ処理システムのため
に定義される命令形式には多くのものが存在し、
それらの多くは１つ又はそれ以上の４ビツト２進
フイールドを含む。これら２進フイールドの各々
は、中央処理ユニツト（CPU）のハードウエア
中に設けられた16個の汎用レジスタ（GPR）の
うち特定の汎用レジスタを指定する。

GPRの各種の使用法は、ロード命令として定
義されるシステム／370命令を参照して説明する
ことができる。ロード命令を指定する８ビツトの
動作フイールドの外に、GPRを指定する３個の
４ビツト・フイールドが存在する。更に、この命
令は、アドレス変位値である12ビツト・フイール
ド（D2）を含む。４ビツト・フイールドの１つ
（R1）は、アドレス可能な主記憶装置からアクセ
スされたデータを受取りかつ記憶するGPRを指
定する。第２の４ビツト・フイールド（B2）
は、ベース・アドレス値を記憶したGPRを指定
する。第３の４ビツト・フイールド（X2）は、
アドレス・インデツクス値を含むGPRを指定す
る。アクセスされるべき主記憶装置の特定のアド
レス可能ロケーシヨンは、D2アドレス変位値
を、B2によつて指定されたGPRに記憶されたベ
ース・アドレス値へ加え、更にその値へX2によ
つて指定されたGPRの内容を加えることによつ
て決定される。主記憶装置の特定のアドレスがア
クセスされた時、データはR1フイールドによつ
て指定されたGPRへ転送される。

上記のロード命令と同様の形式を有する他のプ
ログラム命令もあるが、そのプログラム命令で
は、主記憶装置の特定のアドレスからアクセスさ
れたデータは、例えばR1によつて指定された
GPRの内容へ加えられ、その結果がR1によつて
指定されたGPRへ戻される。その場合、ロード
命令の場合と同じように、アドレス発生ステツプ
が必要とされる。即ち、B2及びX2によつて指定
されたGPRの内容がアドレス変位フイールドD2
へ加えられるが、それは、R1によつて指定され
たレジスタの内容へ加えられるべきデータの主記
憶装置における特定のアドレスを発生するためで
ある。

多くのデータ処理システムは、順次のプログラ
ム命令の各々を処理するため、少なくとも３つの
段階を必要とする。これらの段階とは、(1)記憶装
置から命令レジスタへ命令をフエツチする（即ち
アクセスする）段階、(2)動作コードを解読し、も
し必要ならば主記憶装置のアドレスを発生する段
階、(3)命令を実行する段階の３つである。或る種
のデータ処理システムでは、或る段階が重複され
る場合がある。即ち、命令のフエツチ及び／又は
解読及びアドレス発生が、前に解読された命令の
実行と同時に実行される。

更に、或る種のデータ処理システムは、主記憶
装置とCPUとの間に高速バツフア又は高速キヤ
ツシユを含む。高速キヤツシユにおいては、近時
に主記憶装置からアクセスされたデータへ早くア
クセスすることができる。或るシステムにおいて
は、高速キヤツシユからデータをアクセスするた
めに２つのCPUサイクルが必要とされ、主記憶
装置からデータをアクセスするためにはもつと多
くのCPUサイクルが必要とされる。

1979年６月29日に米国で出願され（一連番号
053658）、1980年12月15日に特許された「暗黙的
アドレス構造及び連想メモリ装置へアクセスする
方法」（発明者H.Schorrその他）と題する米国特
許（以下、参照文献という）は、情報を結合し
てアドレスを形成し次いでそのアドレスを探索に
使用するのではなく、主記憶装置アドレスを形成
するように結合された情報を使用してキヤツシユ
中のデータを連想的に探索することによつて、キ
ヤツシユ中のデータへアクセスする改善された手
法を開示している。

1979年７月30日に米国で出願され（一連番号
062200）、1981年２月12日に特許された「アドレ
ス形成インターロツク機構」（発明者J.S.
Liptay）と題する米国特許（以下、参照文献と
いう）は、「アドレス発生インターロツク」を生
じるプログラム命令実行のシーケンスを検出する
ため、命令のフエツチ／解読及び命令実行を或る
程度重複させるハードウエア論理を、高能率デー
タ処理システムに設けることに関する。「アドレ
ス発生インターロツク」を生じるプログラム実行
シーケンスが検出されるのは、解読されつつある
命令が、B2フイールドによつて指定されたGPR
の内容をベース・アドレス値として使用する必要
があるアドレス発生段階を伴い、かつ解読されつ
つある命令のB2フイールドによつて指定された
GPRが、前のロード命令のR1フイールドによつ
て指定された同じGPRである時である。インタ
ーロツクが生じるのは、GPRがロード命令に応
答して主記憶装置からまだ情報を受取つていない
時である。アドレス発生インターロツクは、前の
ロード命令が実行されてしまうまで、命令の解読
及びアドレス発生段階を禁止する。高速キヤツシ
ユ及び主記憶装置に関する上記の説明から分るよ
うに、解読実行前のデータの待機時間は、2CPU
サイクルだけでよいか、又は相当数のCPUサイ
クルを必要とするかも知れない。

マルチプログラミング手法、タスク切換え、サ
ブルーチン・ブランチ、及びプログラム・シーケ
ンス中の多くのプログラム・ループは、新しいプ
ログラム・シーケンスのために、頻繁にGPRの
現在の内容を主記憶装置に記憶したり、新しい情
報をGPRへロードしたりする必要がある。新し
いプログラム・シーケンスがデータ処理システム
で開始される度に、１つ又はそれ以上のGPR
が、ベース・アドレス情報及びプログラム・シー
ケンスで利用される他のアドレス情報をロードさ
れる必要が生じ、これは多くのアドレス発生イン
ターロツク状態を作る。

もし従来よりも多くの「命令によつてアドレス
可能な」GPRが設けられていれば、プログラ
ム・シーケンスを変更する場合に従来よりも効率
的になろう。「命令によつてアドレス可能な」
GPRの数を増加させる場合、先行技術の手法に
よれば、全ての命令のレジスタ・アドレス・フイ
ールドに追加的な２進ビツトを設けることが考え
られる。しかしその場合、IBMシステム／370の
命令形式に従つて既に書かれている多くのプログ
ラムを実質的に変更しなければならなくなる。

本発明の要約 本発明の目的は、プログラム命令のレジスタ・
アドレス・フイールドによつて指定されることの
できるレジスタの数以上のハードウエア・レジス
タを中央処理ユニツト（CPU）中に設けること
である。

本発明の他の目的は、限られた数の「命令によ
つてアドレス可能な」GPRの各々に関連しかつ
それらに対応した複数のアクセス可能なハードウ
エア・レジスタをCPUに設けることである。

本発明の他の目的は、限られた数の「プログラ
ム命令によつてアドレス可能な」レジスタの各々
に関連しかつそれらに対応した複数のアクセス可
能なハードウエア・レジスタをCPUに設けるこ
とであり、その場合、複数のアクセス可能ハード
ウエア・レジスタの各々は、前のロード命令が
「命令によつてアドレス可能な」レジスタを指定
したことに従つて主記憶装置の特定のアドレス可
能ロケーシヨンから指定されたレジスタへ転送さ
れたデータ値を保持する。

本発明の上記の目的は、命令によつてアドレス
可能な16個のGPRの各々のために、アクセス可
能な16個のハードウエア・レジスタをCPUに設
けることによつて達成される。GPRを指定する
命令の４ビツト・フイールドによつてアクセス可
能な16個のGPRの各々に対応して、ポインタ・
レジスタが設けられる。このポインタ・レジスタ
は、CPUにある256個のハードウエア・レジスタ
の１つを指定しかつアクセスするためのものであ
る。

更に、命令によつてアドレス可能なGPRの
各々に関連して、ポインタ割当機構が設けられて
いる。この機構は命令によつてアドレス可能な
GPRの各々のために16個の独特のポインタ値を
与える。特定のGPRに関連したポインタ割当機
構は、先ずロード命令が、12ビツトのD2フイー
ルド及びロード命令のB2フイールドによつて指
定されたGPRの内容によつて指定された主記憶
装置のロケーシヨンから、R1フイールドによつ
て指定されたGPRへデータ転送を開始した時に
実効化される。ポインタ値は、R1によつて指定
されたGPRに関連したポインタ・レジスタに記
憶される。更にポインタ値は指定されたハードウ
エア・レジスタへのアクセスを生じさせ、主記憶
装置のロケーシヨンからのデータは、ハードウエ
ア・レジスタへ転送されかつそこに記憶される。
ポインタ割当機構は他の独特の値へ歩進される
が、それは同一のGPRを指定する異つた後続の
ロード命令によつてポインタ割当機構を使用する
ためである。

実施例における独特の構成要素は、連想アクセ
ス方式を有するポインタ記憶機構である。ポイン
タ記憶機構に記憶された256個のエントリイの
各々は、主記憶装置の特定のロケーシヨンへアク
セスするためロード命令の実行中に利用され、
B2フイールド及び12ビツトのD2フイールドに対
応するポインタ値を含む。更に、上記エントリイ
の各々は、４ビツトのR1フイールドによつて指
定されたGPRに対応するポインタ値を含む。こ
のポインタ値は、主記憶装置の特定のロケーシヨ
ンからデータを受取つたハードウエア・レジスタ
にアクセスするために使用される。

ロード命令が実行される度に、前記の機構は、
主記憶装置の特定のロケーシヨンが前のロード命
令によつてアクセスされたかどうかを決定するた
め、ポインタ記憶機構の連想探索動作で使用さ
れ、関連するデータを含む256個のハードウエ
ア・レジスタの１個を決定する。もし新しいロー
ド命令のR1フイールドが、前のロード命令とは
異つたGPRを指定するならば、ポインタ記憶機
構は、適当なポインタ値を新しいGPRに関連し
たポインタ・レジスタへ入れる。これは、新しい
ロード命令のB2フイールド及びD2フイールドに
関連したポインタを使用してポインタ記憶機構を
連想的に探索し、そこに対応するエントリイがあ
るかどうかを調べることによつて達成される。も
しエントリイがあれば、関連するデータを含むハ
ードウエア・レジスタのポインタ値が読出され、
かつこのポインタ値は新しいロード命令のR1フ
イールドによつて指定されたGPRに対応するポ
インタ・レジスタに記憶される。

前のロード命令によつて主記憶装置から転送さ
れたデータを含むハードウエア・レジスタは、
CPUにとつて直ちに利用可能にされる。これは
主記憶装置へアクセスし、データをCPUへ転送
するための時間を不要にする。もし主記憶装置の
特定のロケーシヨンが、後続の命令によつて使用
されるベース・アドレス値を記憶していれば、ア
ドレス発生インターロツクの必要はなく、後続の
命令は、主記憶装置からCPUへデータが転送さ
れるのを待つことなく、直ちに解読されることが
できる。

ポインタ記憶機構の中で連想的一致を見出さな
かつた新しいロード命令は、R1フイールドによ
つて指定されたGPRに対応するポインタ割当ユ
ニツトの動作を開始する。新しいエントリイがポ
インタ記憶機構へ記憶され、B2フイールド、D2
フイールドのポインタ、及び割当てられた新しい
ポインタ値を指定する。

実施例の説明 参照文献は、命令のフエツチ、命令の解読及
びアドレス発生、及び命令の実行を含む命令処理
の各種の段階を有するデータ処理システムを開示
している。前記の「システム／370操作解説書」
は、システム／370データ処理システムの各種の
命令形式及び各種の命令によるGPRの使用法を
説明している。参照文献はシステム／370にお
けるGPRの各種の使用法を説明するとともに、
「アドレス発生インターロツク」の概念を明らか
にしている。本発明はアドレス発生インターロツ
クの悪影響を軽減するものである。

第１図は本発明を理解するために必要なシステ
ム／370データ処理システムの部分を示す。本発
明は、命令レジスタ１０中のシステム／370命令
に応答する中央処理ユニツトに対する追加機構と
しての特徴を有する。図示された命令は、命令に
よつてアドレス可能なGPR１１へのアクセスを
必要とする１つの命令形式を有する。個々の
GPRはダツシ線のブロツクに含まれる。GPR改
名兼拡張制御機構１２は、命令レジスタ１０にあ
る命令によつてアドレス可能な16個のGPRの別
個の組を設ける必要性を除去する。第１図に含ま
れるCPUの他の主たる機構ユニツトは、アドレ
ス加算器１３である。

本発明に特に関連を有するシステム／370命令
が命令レジスタ１０に示される。８ビツト動作フ
イールド１４の解読は、同一形式を有する他の命
令とは異つたものとしてロード命令を表示する。
D2のラベルを有しかつ12ビツトを含む第１のフ
イールド１５は、主記憶装置の特定のアドレス可
能ロケーシヨンを指定するため、プログラマによ
つて使用される。第２のフイールド１６，１７，
１８の各々は４ビツトを含み、これらは命令の実
行中に使用されるGPRを指定しかつそこへアク
セスするために使用される。B2フイールドで指
定されたGPRはベース・アドレス値を記憶す
る。X2フイールド１７はアドレス・インデツク
ス値を記憶するGPRを指定する。R1フイールド
１８は、発生された記憶アドレスによつて主記憶
装置からアクセスされたデータを受取りかつ記憶
するGPRを指定する。

ロード命令の実行は、先ず命令解読兼アドレス
発生段階で、B2及びX2フイールドによつて指定
されたGPRのデータ内容をアクセスすることで
ある。上記のデータ内容は、ベース・アドレス値
へ加算されるべきアドレス変位値を表わすD2フ
イールドと共に、線１９及び２０上をアドレス加
算器１３へ転送される。D2フイールドは線２１
によつてアドレス加算器１３へ与えられる。アド
レス加算器によつて加算されたこれら値の加算結
果は、主記憶装置の特定のロケーシヨンへアクセ
スするため、線２２を介して主記憶装置へ転送さ
れる。

記憶装置のアクセスが完了した時、記憶データ
は線２３上を戻され、R1フイールド１８によつ
てアクセスされたGPRへ記憶される。

他の各種のシステム／370命令フオーマツト
が、GPRへアクセスして線２４上にデータを読
出すため、GPR指定情報を与える。このデータ
はCPUの算術論理ユニツト中で使用される。算
術動作の結果は各種のGPRへ記憶されてよい。

システム／370データ処理システム中に、命令
によつてアドレス可能なハードウエア・レジスタ
が16個だけしか設けられていないことは、これま
で効率を制限する要因であつた。従つて、GPR
１１は本発明に従つてGPR改名兼拡張制御機構
１２と置換されねばならない。この機構の１部と
して、読出し又は読込みのアクセスを行うため、
多数のハードウエア・レジスタが設けられる。追
加されるハードウエア・レジスタの数は、システ
ム／370の定義によつて設けられる16個よりも非
常に大きい。フイールド１６，１７，１８によつ
て指定されたGPRを改名して、新しく設けられ
た複数のハードウエア・レジスタの特定の１つに
対応させる論理を説明する。

命令によつて指定された特定のGPRと複数の
ハードウエア・レジスタの１つとの間で首尾一貫
した割当てを行ないかつそれらの間で対応関係を
作り出すレジスタ改名機能は、D2フイールド１
５及びB2フイールド１６をそれぞれ入力２５及
び２６として使用することによつて実効化され
る。GPR改名兼拡張制御機構１２は、上記入力
の他にX2フイールド１７及びR1フイールド１８
に対応する入力２７及び２８を受取る。

ロード命令が解読される時のアドレス発生段階
の１部として、入力２６及び２７は複数のハード
ウエア・レジスタの適当な１つへアクセスし、ア
ドレス加算器１３に対する線１９上にベース・ア
ドレス値を与え、線２０上に適当なインデツクス
値を与えるように働く。これらの入力は、アドレ
ス変位値D2を表わす入力２１と共に、アドレス
加算器１３の中で働いて、線２２上に記憶アドレ
スを与える。記憶装置から戻された記憶データ２
３は、GPR改名兼拡張制御機構１２に対する入
力２９へ与えられ、複数のハードウエア・レジス
タの適当な１つへ入れられる。他の命令に応答し
てなされたハードウエア・レジスタのアクセス
は、線３０上にデータ出力を生じ、この出力は
CPU内で処理される。

GPR改名兼拡張制御機構１２を設けることに
よつて、GPR１１はデータ・プロセツサによる
使用から除かれる。その場合にも、プロセツサは
依然としてシステム／370操作解説書及びそれに
基くプログラムに従つて機能する。

第２図は本発明を組込むことによつて達成され
る所望の結果を示す。複数のアドレス可能ロケー
シヨンより成る主記憶装置は３１で表わされ、本
発明によつて置換される16個のGPRは１１で表
わされる。GPRの代りに設けられるハードウエ
ア・レジスタの数は可変であるが、本実施例では
256個が設けられ、３２で表示されている。

本発明は、システム／370のために定義された
GPRの各々について、16個のハードウエア・レ
ジスタの改名を制御することができる。例えば、
256個のハードウエア・レジスタのうち、レジス
タ０からレジスタ１５まではGPR０に関連させ
られ、レジスタ２４０からレジスタ２５５までは
GPR１５に関連させられる。

３種の異つたロード命令が第２図の３３，３
４，３５に示されている。３３にある命令は、ア
ドレス変位値D2を、B2フイールドによつて指定
されたGPRの内容へ加えることによつて、主記
憶装置の特定のロケーシヨン３６を指定する。３
３で表わされた事実は、ロード命令のX2フイー
ルドが値「０」を有すれば、アドレス・インデク
シングが要求されないということである。３４に
ある命令は、「０」以外のGPRがX2フイールドに
よつて指定され、それがB2によつて指定された
GPRの内容及びアドレス変位値D2と組合せられ
た時、主記憶装置の特定のロケーシヨン３７をア
ドレスすることを示す。３５にある命令は、主記
憶装置の特定のロケーシヨン３８をアドレスする
ことを示す。

第２図において、ロード命令３３及び３４の双
方はGPR０を指定するR1フイールド１８を有す
る。従来まで、主記憶装置の２つの異つたロケー
シヨンを指定している２つの異つたロード命令
が、GPR０への情報のロードを要求した場合、
最初のロード命令によつてロードされたデータ
は、第２のロード命令によつて破壊された。本発
明の場合、16度の異つたロード命令の全てがR1
フイールド１８でGPR０を指定し、各々のロー
ド命令が16個の異つた主記憶装置ロケーシヨンを
指定するものとすれば、本発明の装置は、16個の
異つたロード命令からのデータをハードウエア・
レジスタ０からハードウエア・レジスタ１５まで
に保持するように働く。

第２図に示されるように、主記憶装置のロケー
シヨン３６からGPR０に対応するハードウエ
ア・レジスタへデータを転送する場合、そのデー
タは線３９上をハードウエア・レジスタ０へ転送
される。ロード命令３４がGPR０へのデータの
ロードを要求する16番目のロード命令であれば、
ロケーシヨン３７からのデータは線４０を介して
ハードウエア・レジスタ１５へ転送される。もし
ロード命令３５がロケーシヨン３８にあるデータ
をGPR１５へロードすることを要求し、そのロ
ード命令がGPR１５を指定する最初のロード命
令であれば、データは線４１を介してハードウエ
ア・レジスタ２４０へ転送される。

もしロード命令３３がプログラム命令の全体的
な実行中に第２回目として実行された時、本発明
の装置は、ロケーシヨン３６から線３９上を転送
されたデータが依然としてハードウエア・レジス
タ０に有効に存在していることを認識し、そのレ
ジスタに記憶されているデータはCPUへ転送さ
れて、主記憶装置３１がサイクルを完了して要求
されたデータがロケーシヨン３６から転送される
のを待機する必要なしに、その後のデータ処理を
許すことになる。

点線４２及び４３は、ロード命令３３がロケー
シヨン３６へのアクセスを要求し、データが
GPR１５へ転送されるべきことを示すプログラ
ム・シーケンスを表わす。本発明の装置は、線４
２上のデータを受取るためハードウエア・レジス
タ３２を割当てる必要がないことを認識する。更
に、点線４３で表わされるように、本発明の装置
は、ロケーシヨン３６にあるデータが前に線３９
上をハードウエア・レジスタ０へ転送されたこと
を認識し、以後のデータ処理の間に、ハードウエ
ア・レジスタ０へアクセスするため、GPR１５
への参照を生じさせる。ここで再びCPUは、主
記憶装置３１からCPUへ転送されるべきデータ
が既に利用可能であることを通知されることがで
き、ハードウエア・レジスタ０に記憶されたデー
タを使用して、以後の処理が直ちに進行されるこ
とができる。もしGPR１５へ記憶されようとし
ているデータが後続する命令中でベース・アドレ
スとして使用される場合、それは直ちにハードウ
エア・レジスタ０から利用可能である。アドレス
発生インターロツクは生じない。

GPR指定フイールドを含む他のシステム／370
命令は、ハードウエア・レジスタ３２の適当な１
つに対するアクセスを許される。上記ハードウエ
ア・レジスタの１つはその時点で指定された
GPRに関連すると共にそれに対応している。

第３図以降の図面において、第１図及び第２図
で参照された機能ユニツト又は線は、同じ番号を
与えられる。例えば、第２図に示される256個の
ハードウエア・レジスタ３２が第３図に示され、
GPR拡張レジスタの名称を与えられる。更に、
各種の機能ユニツトを各互連続する線の全ては、
１つのユニツトから他のユニツトへ並列に複数の
２進ビツトを転送するケーブル又はバスである。
線２５に関連して示される４４の表示は、命令レ
ジスタ１０から他の機能ユニツトの入力へ、12ビ
ツトのD2フイールド１５が並列に転送されるバ
ス又はケーブルであることを示す。

既に説明したように、命令によつてアドレス可
能な16個のGPRの各々は、各種の用途を有する
ことができる。GPRが供される用途は、命令中
の４ビツト・フイールド位置によつて指定された
特定のGPRは256個のハードウエア・レジスタ３
２の適当な１つにアクセスするように働かねばな
らない。線４５上で指定された特定のGPRとハ
ードウエア・レジスタ３２の特定の１つとの間の
関連ずけは、複数のポインタ・レジスタ４６によ
つて実効化される。それぞれのGPRに関連して
８ビツトのポインタ・レジスタが設けられる。線
４５上のGPRを表す４ビツトは、関連したポイ
ンタ・レジスタ４６にアクセスして、線４７へポ
インタの現在値を読出すために使用される。ポイ
ンタの現在値はハードウエア・レジスタ３２と関
連したアクセス手段４８へ印加され、読込み又は
読出しのために対応するハードウエア・レジスタ
へアクセスさせる。

さしあたつて、実行されているシステム／370
命令が２つの指定されたGPRを含む場合、対応
するハードウエア・レジスタ３２から読出された
データは、処理のために線３０上を適当なCPU
データ・フロー・レジスタへ転送される。CPU
におけるデータ処理の結果がGPR中に記憶され
るべきであれば、本発明の装置は、線４９を介し
てそのデータをCPUデータ・フローから受取
り、ハードウエア・レジスタ３２の適当な１つへ
記憶するように働く。R1フイールドを含む命令
実行の間、データ処理の結果は、R1フイールド
によつて指定されたGPRへ記憶されるべきであ
る。R1フイールドによつて指定されたGPRに対
応するポインタ・レジスタ４６からアクセスされ
たポインタは、線５０を介してCPUデータ・フ
ローへ送られる。処理完了の結果及びデータが、
ハードウエア・レジスタ３２に記憶されるべく線
４９上を戻された時、特定のハードウエア・レジ
スタ３２を指定するポインタ値が線５１上を戻さ
れ、解読器５２を介して適当なハードウエア・レ
ジスタ３２へアクセスせしめる。

第２図を説明した時に言及したように、主記憶
装置の16個の異つたロケーシヨンを指定する16個
の異つたロード命令によつて、主記憶装置から特
定のGPRへ転送されたデータは、ハードウエ
ア・レジスタ３２の中に保持される。ポインタ割
当ユニツト５３は、ロード命令のR1フイールド
（線５４上の）によつて指定されたGPRに応答
し、16個のポインタ割当ユニツトの適当な１つを
実効化する。例えば、線５４上のR1フイールド
を解読することによつて、GPR０を宛先レジス
タとして指定する新しいロード命令が実行される
時、16個のロード命令の中で実行されているロー
ド命令に関連した８ビツトのポインタ値が線５５
へ読出され、線５６，５７，５８を介して各種の
ユニツトへ転送される。

線５７上の新しく割当てられたポインタ値は、
線５４上のロード命令のR1フイールドによつて
指定されたGPRに関連したポインタ・レジスタ
４６へ記憶される。線５８上の新しいポインタ値
は、CPUデータ・フローへ転送され、主記憶装
置からアクセスされたデータが線４９上を戻され
てハードウエア・レジスタ３２へ記憶される時、
線５１上で利用される。ハードウエア・レジスタ
は、ポインタ割当ユニツト５３によつて、R1フ
イールドによつて指定されたGPRに関連させら
れており、かつポインタ値はポインタ・レジスタ
４６の適当な１つに記憶されている。

更に第２図を説明した時に言及したことだが、
ロード命令のシーケンスが実行され、主記憶装置
の特定のロケーシヨン３６を指定する命令３３が
２度目に実行され、データの宛先として異つた
GPRを指定する場合が考えられる。本発明は、
ロケーシヨン３６からのデータが既にハードウエ
ア・レジスタ０に記憶されていることを決定する
ことができ、かつポインタ値０をGPR１５に関
連したポインタ・レジスタ４６の中に記憶させ
る。この能力は改名ポインタ記憶機構５９によつ
て達成される。改名ポインタ記憶機構５９は、前
記の参照文献に詳細に説明されている連想メモ
リと同じように機能する連想メモリである。改名
ポインタ記憶機構は256個のエントリイを有し、
これらのエントリイはロード命令が実行される順
序で作られる。256個のエントリイが改名記憶機
構５９の中に作られた時、機構５９はリセツトさ
れ、他の256個のエントリイがロード命令に応答
して作られる。

ロード命令が第１回目に実行される時、各
GPRのために独特のポインタ値がポインタ割当
ユニツト５３によつて割当てられるとともにポイ
ンタ・レジスタ４６の中に記憶され、改名ポイン
タ機構５９の中にエントリイが作られる。各ロー
ド命令のために作られるエントリイは、R1フイ
ールドによつて指定されたGPRに対して新しく
割当てられたポインタ値を含み、これは線６０に
よつてエントリイ中に記憶される。改名ポインタ
記憶機構５９の中に新しいエントリイを作つてい
るロード命令によつてアドレスされる主記憶装置
の特定のロケーシヨンは、線６１を介してエント
リイへ記憶されるD2フイールドと、B2フイール
ドによつて指定されたGPRと関連したポイン
タ・レジスタ４６からアクセスされかつ線６２を
介してエントリイへ記憶される８ビツト・ポイン
タ値とによつて指定される。

各ロード命令が実行のために解読される時、改
名ポインタ記憶機構５９の中で連想探索が実行さ
れる。この連想探索は、探索引数として、線６１
上のD2フイールドと、線４５上のB2フイールド
によつて指定されたGPRに対応するポインタ・
レジスタ４６から得られたポインタ値を使用す
る。ベース・アドレスを記憶するハードウエア・
レジスタ３２を指定するこのポインタ値は、線６
２上で探索フイールドとして使用される。もし改
名ポインタ記憶機構５９で一致が発見されると、
これは同一のB2フイールド及びD2フイールドを
使用する前のロード命令が実行されたことを示
す。一致条件に応答して、既にデータを含んでい
るハードウエア・レジスタ３２のポインタ値が線
６３及び線５７を介して転送され、実行されつつ
あるロード命令のR1フイールド（線４５上にあ
る）によつて指定されたポインタ・レジスタ４６
へ記憶される。線６３へ読出されたポインタ値
は、線６４を介してハードウエア・レジスタ６４
へ転送され、そこへアクセスして線３０を介して
CPUデータ・フローへデータを与えるために使
用される。

もし改名ポインタ記憶機構５９の連想探索が一
致を発見しなければ、ポインタ割当ユニツト５３
が実効化されて、他のポインタ値をR1フイール
ドによつて指定されたGPRへ割当てる。このポ
インタ値は記憶するため線５６及び５７を介して
ポインタ・レジスタ４６へ転送され、線６０，６
１，６２によつて新しいエントリイが改名ポイン
タ記憶機構５９の中に作られる。

この時点で「有効化」の概念を説明しておく。
本発明の目的の１つは、できるだけ早くCPUデ
ータ・フローへデータを利用可能にすることであ
る。これは、特にGPR中のデータが、後続する
命令解読アドレス発生段階でベース・アドレス情
報として使用されるべき場合に望ましいことであ
る。前に、プログラム・シーケンスは、マルチプ
ログラミング、マルチタスキング、ブランチなど
の結果によつて、変更されることを述べた。従つ
て、特定のロード命令が、前に実行されたロード
命令と同じB2フイールド及びD2フイールドを有
する場合であつても（改名ポインタ記憶機構５９
の中には、前のロード命令についてエントリイが
存在している）、新しいロード命令は、事実とし
て、前に実行されたロード命令とは異つた主記憶
装置ロケーシヨンへのアクセスを生じるかも知れ
ない。これは、特にB2フイールドによつて指定
されたGPRにあるベース・アドレス値が異つて
いる場合に起る。更に、ベース・アドレス値及び
D2フイールドにあるアドレス変位値が同じであ
つても、X2フイールドによつて指定されたGPR
にあるアドレス・インデツクス値が、主記憶装置
でアドレスされる特定のロケーシヨンを変更する
場合もある。

改名ポインタ記憶機構５９の中で一致が発見さ
れると、ハードウエア・レジスタ３２からのデー
タが線３０を介してCPUへ利用可能とされる。
その場合でも、線２２上のアドレス情報は主記憶
装置へ送られ、記憶装置のデータへアクセスして
それをCPUへ転送させる。特定の主記憶装置ロ
ケーシヨンからCPUへデータが戻された時、そ
のデータは、改名ポインタ記憶機構５９の中で一
致が発見された結果として線３０上をCPUへ送
られたデータと比較される。もし主記憶装置から
戻されたデータが、線３０上を転送されたデータ
と等しければ、CPU中の処理は継続する。もし
主記憶装置から戻されたデータが、線３０上を
CPUへ転送されたデータと同じでなければ、一
致の結果として継続されていた処理は無効にされ
る。その時点で、CPUデータ・フローは、線４
９へデータを与えることによつて、主記憶装置か
ら戻されたデータを、ハードウエア・レジスタ３
２に記憶せしめる。前にCPUによつて線５８上
で受取られたポインタ値を、解続器５２への線５
１に戻すことによつて、適当なレジスタへのアク
セスが実効化される。主記憶装置からアクセスさ
れたデータとハードウエア・レジスタ中のデータ
との一致を発見することによつて、大きな利点が
得られるが、正しい動作を保証するため、「有効
化」シーケンスが必要である。

第４図は、本発明の論理動作を、具体的な数値
を使用して説明するための図である。命令シーケ
ンスにおいて、前に命令が実行された結果とし
て、GPR１への参照は、ハードウエア・レジス
タ３０へのアクセスを生じるものとする。更に、
前に或る命令が実行された結果として、GPR１
４を指定するプログラム命令が、ベース・アドレ
ス情報をハードウエア・レジスタ４２に記憶させ
たものとする。前の命令の実行は、主記憶装置ロ
ケーシヨンからのデータをハードウエア・レジス
タ２５に記憶した。改名ポインタ記憶機構５９に
示される１つのエントリイは、データを主記憶装
置ロケーシヨンから戻してハードウエア・レジス
タ２５へ記憶させた前のロード命令で使用された
情報を示す。この情報は、主記憶装置ロケーシヨ
ンへアクセスしてデータをハードウエア・レジス
タ２５へ転送するためアドレス加算器１３によつ
て発生された記憶装置アドレスが、ベース・アド
レス値としてハードウエア・レジスタ４２を使用
したことを示す。上記ベース・アドレス値へ
「100」のアドレス変位値が加算された。

命令レジスタ１０に示されるロード命令が実行
された時、GPR１はB2フイールド及びD2フイー
ルドによつて指定された主記憶装置ロケーシヨン
から情報をロードされねばならない。B2フイー
ルドは、GPR１４をベース・アドレス情報の源
として指定する。線２６上の４ビツト・フイール
ドはポインタ・レジスタ１４へアクセスしてポイ
ンタ値「42」を読出す。それはハードウエア・レ
ジスタ４２へアクセスして線１９上にレジスタの
内容をアドレス加算器１３へ与えるためである。
更に、D2フイールド値「100」がアドレス加算器
１３への線２１上に印加され、記憶装置アドレス
２２を発生する。

ベース・アドレスを指定するB2フイールドに
対応するポインタ値「42」は、D2フイールド値
「100」と共にそれぞれ線６２及び６１を介して改
名ポインタ記憶機構５９へ印加され、そこにある
全てのエントリイについて連想探索が実行され
る。第４図に示される情報に従えば、一致が検出
され、ポインタ値「25」が読出される。線６３上
に読出されたポインタ値２５は、線６４を介して
ハードウエア・レジスタのアクセス手段へ転送さ
れ、レジスタ２５がアクセスされて、線３０へデ
ータが読出され、このデータはCPUデータ・フ
ローへ転送される。更にポインタ値「25」は、実
行されつつあるロード命令のR1フイールドを表
わす線２８上の４ビツト・フイールドに対応しか
つそれによつてアクセスされるポインタ・レジス
タ１の中に記憶される。更に、GPR１の命令表
示は、ハードウエア・レジスタ３０ではなくハー
ドウエア・レジスタ２５へ導かれる。レジスタ３
０にあるデータは、後の使用のために保持される
か、後の再割当てによつて置換されるまで保持さ
れる。

改名ポインタ記憶機構５９で一致が発見される
と、ポインタ値「25」が線５８を介してCPUデ
ータ・フローへ転送される。これは、CPUデー
タ・フローへ、それ以上の命令処理が進行してよ
いことを示す「ロード完了」を知らせる。線３０
上をCPUデータ・フローへ送られたデータは、
アドレスされた主記憶装置ロケーシヨンから戻さ
れたデータと比較される。もしデータが同じでな
ければ、ポインタ値「25」がCPUデータ・フロ
ーによつて戻され、主記憶装置ロケーシヨンから
の適当なデータがハードウエア・レジスタ２５へ
記憶される。

命令レジスタ１０に示されるロード命令の直後
に実行されるべき命令が、GPR１を指定するB2
フイールドを含むならば、ハードウエア・レジス
タ２５のデータ内容は、主記憶装置からのデータ
内容を待機することなく、直ちに線３０を介して
CPUデータ・フローへ転送され得ることは明ら
かである。これは、GPR１へロードされるべき
データが、後の命令解読及びアドレス発生段階で
使用されるべきベース・アドレス情報であること
を意味し、アドレス発生インターロツクの必要性
は除かれる。

第５Ａ図及び第５Ｂ図は本発明の詳細を示す。
これらの図においても、前に説明したケーブル及
びユニツトに対しては同じ番号が付されている。
第５Ａ図及び第５Ｂ図には新しい要素が示されて
いるが、その１つとして、ポインタ・レジスタ４
６をCPUへ接続するケーブル５０の上に示され
た６５がある。データ処理システムの命令解読又
は実行段階において、各種の論理出力信号又は制
御信号が発生される。これらの信号は、もしデー
タ処理システムがマイクロプログラム化制御シス
テムであれば、マイクロ命令に応答して発生さ
れ、ある種のデータ処理システムでは、ハードウ
エア・シーケンサに応答して発生される。第５Ａ
図の６５は、線６６上の制御信号（非ロード命
令）が発生された時、ケーブル６７の８本の個別
的な線の各々に関連したゲート回路が能動化さ
れ、ケーブル５０上のデータが並列にCPUへ転
送されることを示す。

ポインタ・レジスタ４６及びハードウエア・レ
ジスタ３２は双安定記憶装置から構成されてい
る。双安定位置の各々は１つの２進ビツト位置を
表わし、出力ゲートのいくつかの組を有してよ
い。レジスタに関連したゲートの組の各々は、解
読器からの能動信号に応答して、レジスタ中のデ
ータを並列に出力バスへ転送させる。ポインタ・
レジスタ４６の場合、３つの異つた出力バス６
７，６８，６９が設けられている。これらのバス
は、対応する解読器７０，７１，７２から来る能
動信号に応答して、同時に出力を与えることがで
きる。レジスタのそれぞれの２進ビツト位置は、
１つ又はそれ以上のゲートの入力の組を有する。
例えば、ケーブル５７上のデータは、解読器７３
から来る能動信号に応答して、特定のレジスタへ
入れられてよい。

D2フイールド１５、B2フイールド１６、X2フ
イールド１７を使用するアドレス発生段階を含む
システム／370命令を例として、ポインタ・レジ
スタ４６及びハードウエア・レジスタ３２が並列
的かつ同時的に機能する様子を説明する。上記ア
ドレス発生段階は、ロード命令の場合のみなら
ず、主記憶装置からCPUへ処理のためにデータ
を転送する他の命令の場合にも、必要となるもの
である。

アドレス発生段階の間に、X2フイールド１７
及びB2フイールド１６によつて指定されたGPR
の２進コードが解読器７０及び７１へ印加され、
命令によつて指定されたGPRに対応するポイン
タ・レジスタ４６に関連した出力ゲートを能動化
し、バス６８及び６９の上に同期的かつ並列的な
出力を与える。X2で指定されたGPR、及びB2で
指定されたGPRに関連した８ビツト・ポインタ
値は、それぞれバス６８及び６９の上を、解読器
７４及び７５へ転送される。解読器７４及び７５
へ入力として与えられた８ビツト・ポインタが解
読されると、アクセスされたハードウエア・レジ
スタ３２の適当な出力ゲートが選択され、それに
よつてバス１９及び２０上に、ベース・アドレス
及びアドレス・インデツクスの記憶された値がア
ドレス加算器１３へ与えられる。同時に、アドレ
ス変位値D2が線２１上をアドレス加算器１３へ
印加され、バス２２上に記憶アドレスが発生す
る。この記憶アドレスは主記憶装置へ与えられ、
アクセスが開始される。

前に指摘したように、或る種のシステム／370
命令は前述したアドレス発生段階を必要とする
が、主記憶装置からCPUへ転送されたデータを
CPU中の他のデータと結合される。結合された
データは、R1フイールド１８によつて指定され
たGPRに記憶されねばならない。信号線６６は
「非ロード命令」を表わし、ゲート６５は、R1フ
イールド１８によつて指定されたGPRと関連し
たポインタ値を、ケーブル５０を介してCPUへ
転送するために能動化される。命令の処理が完了
し、処理されたデータがR1フイールド１８によ
つて指定されたGPRへ記憶されるべき時、ケー
ブル５０上をCPUへ転送されたポインタは、ケ
ーブル５１を介して解読器７６へ戻される（第５
Ａ図）。CPUからケーブル４９を介して受取られ
た処理済みのデータを記憶するため、適当なハー
ドウエア・レジスタ３２がアクセスされる。

或る種のシステム／370命令は、R1フイールド
１８によつて指定されたGPRと、フイールドＲ
２によつて指定されたGPRとに記憶されたデー
タの処理を必要とする。命令中のR2フイールド
の位置は、アドレス発生段階が必要とされる時、
X2フイールドの位置と一致する。従つて、解読
器７０はR2フイールドのGPRを示す２進コード
を受取つて関連したポインタ値をケーブル６８上
に読出させる。このポインタ値は解読器７４へ印
加され、適当なハードウエア・レジスタ３２がバ
ス３０へ読出され、読出された内容がCPUへ与
えられる。データ処理の結果は、R1フイールド
１８によつて指定されたGPRへ戻されねばなら
ない。関連したポインタ値は前にケーブル５０上
をCPUへ転送されており、その値はケーブル５
１を介して、ケーブル４９上の処理済みデータと
ともに戻される。ポインタ・レジスタ４６の出力
にあるケーブル６８は、任意の命令について信号
線７７によつてゲートされる。即ち、その命令が
アドレス発生型の命令であろうと、R2フイール
ドによつて指定されたGPRを含む命令であろう
と、ケーブル６８上の情報は解読器７４へ転送さ
れ、適当なハードウエア・レジスタがケーブル３
０又はケーブル２０へ読出される。

これまで説明したように、命令解読及び／又は
アドレス発生段階の間、また命令実行が完了した
時に処理されたデータを記憶するため、第５Ａ図
に示した機能ユニツト及び相互接続線の殆んど全
てが使用される。第５Ｂ図は、命令解読段階で、
ロード命令が命令レジスタ中に存在していること
が検出された時に使用されるユニツト及びケーブ
ルを示す。ロード命令の存在は線７８によつて示
される。B2フイールド１６によつて指定された
GPRからベース・アドレスを取出すようなアド
レス発生段階が必要とされる時、ポインタ・レジ
スタ４６から得られたB2ポインタがレジスタ７
９に記憶される。線７８上に「ロード命令」信号
が発生したことに応答して、ゲート８０及び８１
が働き、B2ポインタ及びD2フイールド１５が改
名ポインタ記憶機構５９（第５Ｂ図）へ転送され
る。

「ロード命令」信号７８を検出したことに応答
して、本発明の目的を達成する第１のステツプ
は、改名ポインタ記憶機構５９を使用してエント
リイの連想探索を実行することである。これはゲ
ート８２及び８３を付勢することによつて開始さ
れる。

改名ポインタ記憶機構５９にある連想制御機構
８４の詳細は、前記の参照文献に見出される。
連想制御機構８４は、ゲート８２及び８３によつ
て起動された探索結果を分析して、B2ポインタ
及びD2フイールドが現在改名ポインタ記憶機構
５９の中に記憶されている256個のエントリイの
いずれかと一致するか否かを決定するように働
く。この比較動作の結果は、一致信号（線８５）
又は不一致信号（線８６）を与える。不一致信号
は、線８７及び８８上に、改名ポインタ記憶機構
５９において新しいエントリイを受取るべき２５
６個のロケーシヨンの１つを指定する信号を発生
する。新しいエントリイの記憶は線８８によつて
実効化される。線８８はゲート８９，９０，９１
を能動化して、ケーブル６２上の適当なB2ポイ
ンタ、ケーブル６１上のD2フイールド、及びケ
ーブル６０上のポインタを含む新しいエントリイ
を作らせる。ケーブル６０上のポインタはR1フ
イールドによつて指定されたGPRと関連させら
れるべきものである。

改名ポインタ記憶機構５９の中で一致が発見さ
れたものと仮定すると、一致信号（線８５）はゲ
ート９２で働いて、R1ポインタがケーブル６３
上を改名ポインタ・レジスタ９３へ読出される。
これは、主記憶装置から要求されているデータが
現在ハードウエア・レジスタ３２の１つに記憶さ
れていることを示す。改名ポインタ・レジスタ９
３に含まれるポインタ値はゲート９４を能動化す
ることによつて、ポインタ・レジスタ４６へ至る
ケーブル５７へ転送される。ケーブル５７上のポ
インタ値を受取るべきポインタ・レジスタ４６
は、R1フイールド１８から入力を受取る解読器
７３によつて指定される。

更に、線８５上の一致信号はゲート９５を能動
化する。それは、ポインタ値を解読器９６へ転送
するためである。解読器９６は指定されたハード
ウエア・レジスタ３２へアクセスさせて、CPU
へ至るケーブル３０へデータを転送させる。この
データは前述の有効化手順で使用される。更に、
ケーブル５７上のポインタ値は、有効化手順の１
部としてケーブル５８によつてCPUへ転送され
る。主記憶装置から戻されたデータがケーブル３
０を転送されたデータと同じでないことが決定さ
れると、ポインタ値は解読器７６へ至るケーブル
５１へ戻される。それはハードウエア・レジスタ
３２へアクセスして、そこにケーブル４９上のデ
ータを記憶するためである。

改名ポインタ記憶機構５９の中にエントリイが
発見されない時（線８６上の不一致信号によつて
示される）、R1フイールド１８によつて指定され
たGPRはポインタ値を割当てられねばならな
い。これはゲート９７を付勢することによつて実
効化される。ゲート９７はケーブル２８上のR1
フイールドを解読器９８へ転送させ、ポインタ割
当ユニツトをして指定されたGPRと関連ずけ
る。特定のGPRへ独特のポインタを割当てる多
くの方法が知られている。第５Ｂ図に示される方
法では、GPRと各々が関連させられた多数のテ
ーブルを使用する。GPR０と関連したテーブル
について詳細に説明する。ポインタ割当制御機構
９９は、解読器９８から線１００を介して付勢さ
れたことに応答して、８ビツトのポインタ値を含
むテーブル・ロケーシヨンを読出させる。各
GPRのために、モジユロ１６を有するポインタ
値が設けられる。GPR０のための最初のエント
リイは、オール０の２進値を含む。GPR０のた
めに第２のポインタを与える第２のエントリイ
は、「16」のコード値を有する。第３のエントリ
イは「32」のコード値であつてよい。同様に、
GPR１に関連したテーブルは、「１」の値を含む
第１のポインタを有し、また「17」の値を含む第
２のポインタを有する。テーブルの各々と関連し
たポインタ割当制御機構９９が、線１００を介し
て解読器９８により付勢されると、上記機構９９
はバス５５及び５６へポインタ値を読出すように
働く。このポインタ値は改名ポインタ・レジスタ
９３へ入れられる。次に、もし必要ならば、ポイ
ンタ割当制御機構９９は、次のテーブル・エント
リイへアクセスするため歩進する。

今や新しいエントリイが線８８によつて改名ポ
インタ記憶機構５９で作られる。即ち、線８８は
ゲート８９，９０，９１を能動化して、ケーブル
６２上のB2ポインタ、ケーブル６１上のD2フイ
ールド、改名ポインタ・レジスタ９３の中へ新し
く割当てられたケーブル６０上のポインタを記憶
させる。

線８６上に不一致信号が存在する結果、R1フ
イールド１８によつて指定されたGPRに対して
新しく割当てられたポインタ値が、ポインタ・レ
ジスタ４６へ転送されねばならない。不一致信号
はゲート１０１で働き、新しく割当てられたポイ
ンタ値を改名ポインタ・レジスタ９３からケーブ
ル５７を介してポインタ・レジスタ４６の入力へ
転送させる。そのポインタ値は、解読器７２の出
力に従つて、適当なポインタ・レジスタ４６へ入
れられる。

更に、改名ポインタ・レジスタ９３にある新し
く割当てられたポインタ値は、ケーブル５８を介
してCPUへ転送される。不一致信号は、主記憶
装置がケーブル２２を介して与えられたアドレス
でアクセスされねばならないこと、またデータが
記憶のためにCPUへ転送されねばならないこと
を指示する。データを受取るためハードウエア・
レジスタ３２を指示するポインタ値は、データが
主記憶装置から受取られCPUデータ・フローに
よつてハードウエア・レジスタ３２へ至るケーブ
ル４９上へ与えられる時、ケーブル５１を介して
解読器７６へ戻される。

これまで説明した本発明の実施例によつて分る
ように、現存する命令フオーマツトの能力に従つ
て使用されることができる以上の多数のハードウ
エア・レジスタを、システム／370データ処理シ
ステムのCPUに設けることが可能である。現存
するシステム／370命令フオーマツトは、命令に
よるアドレス可能性として、16個のGPRを指定
できるに過ぎないが、本発明はその数をCPUに
おける256個のハードウエア・レジスタへ拡大
し、即時のかつ迅速なアクセスを可能ならしめ
る。或る場合には、アドレス発生インターロツク
を除くことによつて、データ処理の効率が改善さ
れる。これは、前段階の処理によつて得られたデ
ータを高速ハードウエア・レジスタに連続的に記
憶させることによつて達成される。過去におい
て、上記のデータは破壊されてしまつていた。

【図面の簡単な説明】

第１図はCPUの命令レジスタにあるロード命
令の２進フイールド（これによつて汎用レジスタ
が指定される）と、汎用レジスタを複数の拡張ハ
ードウエア・レジスタの１つへ改名する本発明の
装置の入力及び出力との間の関連を示す論理ブロ
ツク図、第２図はCPUに設けられた複数のハー
ドウエア・レジスタに対する汎用レジスタの関係
及びアドレス可能な主記憶装置ロケーシヨンを示
す図、第３図は相互接続通路と共に本発明の主た
るユニツトの全てを示すブロツク図、第４図は主
記憶装置から前にデータをロードされた複数のハ
ードウエア・レジスタの１つを指定するためどの
ようにして汎用レジスタの改名がなされるかを相
互接続線とともに示した論理ブロツク図、第５図
は第５Ａ図と第５Ｂ図の配列関係を示す図、第５
Ａ図及び第５Ｂ図は本発明の全ての機能ユニツト
を相互接続通路と共に詳細に示した論理ブロツク
図である。 １０……命令レジスタ、１１……汎用レジスタ
（GPR）、１２……GPR改名兼拡張制御機構、１
３……アドレス加算器、３１……主記憶装置、３
２……ハードウエア・レジスタ、４６……ポイン
タ・レジスタ、５３……ポインタ割当ユニツト、
５９……改名ポインタ記憶機構、９３……改名ポ
インタ・レジスタ、９９……ポインタ割当制御機
構。

Claims (1)

1. 【特許請求の範囲】 １ データ及び命令を記憶した主記憶装置と、上
   記命令を実行するため該命令を受取りかつそれを
   記憶する命令レジスタを含む中央プロセツサと、
   上記命令によつて直接に指定される第１群のレジ
   スタと、上記主記憶装置の記憶位置を指定する第
   １の２進フイールド及び上記第１群のレジスタを
   指定する第２の２進フイールド及び該第２の２進
   フイールドによつて指定されたレジスタへデータ
   転送を起させる動作フイールドを含むロード命令
   を上記命令レジスタへ設定する手段と、上記中央
   プロセツサによつて発生された上記主記憶装置の
   記憶位置アドレスに応答して上記主記憶装置から
   データ及び命令をフエツチしてそれらを上記中央
   プロセツサへ転送する第１のアクセス手段とを有
   するデータ処理システムにおいて、 上記中央プロセツサの中のデータを記憶するた
   め該中央プロセツサと関連させて設けられ、かつ
   上記第１群のレジスタよりも数の多い第２群のハ
   ードウエア・レジスタと、 上記第２の２進フイールドの値の各々を上記ハ
   ードウエア・レジスタの１つに動的に対応付け、
   上記ハードウエア・レジスタを書込み又はそこか
   らデータを読み出す第２のアクセス手段と、 すでに実行された上記ロード命令の上記第１の
   ２進フイールドの値、およびこのロード命令に関
   連してデータが転送された上記ハードウエア・レ
   ジスタの識別子を保持する記憶手段と、 現在実行しようとしている上記ロード命令の上
   記第１の２進フイールドが上記記憶手段に保持さ
   れているかどうかを判別し、保持されているとき
   には、その第１の２進フイールドの値とこれに対
   応して保持されている上記ハードウエア・レジス
   タの識別子とが上記第２のアクセス手段において
   対応付けられるように上記第２のアクセス手段に
   変更を加え、かつ当該ロード命令の終了させるア
   クセス変更ロード命令終了手段とを有することを
   特徴とするデータ処理システム。