JPS6262694A - デ−タ信号の伝送方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の関連する技術分野 クロック制御され、方向に依存して動作するリング回線
網を介して相互に接続された制御装置間でデータ信号を
伝送する方法であって、前記制御装置は例えばデータ交
換システムの制御装置により構成されており、１つの制
御装置から別の制御装置に送出されるべきデータ信号が
部分毎に制御装置から制御装置へと、受信機としての制
御装置の１つの受信機アドレスと当該データ信号を送出
した送信機としての制御装置の送信機アドレスといっし
ょに信号ブロックの形で伝送され、前記受信機アドレス
はデータ信号に前置されブロック始端識別信号によりマ
ーキングされており、前記送信機アドレスはデータ信号
に付加されブロック終端識別信号によりマーキングされ
ており、受信機として選ばれた制御装置が信号ブロック
を受信すると受領信号を、先に当該信号ブロックを送出
した制御装置に対する前記送信機アドレスといっしょに
送出するデータ信号伝送方法に関する。

この形式の方法は既に公知である（ドイツ連邦共和国特
許出願公開第３１３６４９５号公？８）。この公知の方
法では、受信機として選ばれた制御装置において信号ブ
ロックが受信されると受領情報−信号ブロックが１つに
まとめられ、これらの受領情報−信号ブロックが次に、
ちょうど受信された信号ブロックを先に送信した制御装
置に伝送される。受領情報−１信号ブロックはその際受
信された信号ブロックと同じ方。

法でまとめられる。即ち本来の受領信号に受信機アドレ
スと送信機アドレスとが伝送すべき受領信号のために付
加される。両アドレスはこのためにちょうど受信された
信号ブロックから取出される。これに伴い、個々の制御
装置において信号ブロックの受信のためおよびこの受信
に結びついている受領情軸信号ブロックの伝送のため、
制御コストが必要となり、これは時により望ましくない
。

発明が解決しようとする問題点 本発明の課題は、冒頭に述べた形式の方法および装置で
、信号ブロックと受領信号を、リング回線系に所属の２
つの制御装置の間で僅かな制御コストで伝送することが
できるようにすることにある。

問題点を解決するための手段 この課題は本発明によれば冒頭に述べた形式の方法にお
いて、受信機アドレスによって示された制御装置中でブ
ロック始端識別信号と受信機アドレスとが発生すると、
ちょうど受信された信号ブロックが処理のためにコピー
され、信号ブロックはブロック始端識別信号の消去後に
リング回線網中の後続の制御装置に転送され、この転送
時にブロック終端識別信号によりマーキングされている
送信機アドレスに受領信号が付加され、該受領信号が、
この送信機アドレスにより示される制御装置によって、
ブロック終端識別信号と送信機アドレスとが発生すると
検出され且つ評価のために受け取られるようにすること
によって解決される。

本発明の方法を実施するための装置は次のようにして構
成される。即ち、制御装置の各々が受信装置を備えてお
り、該受信装置には、所属の制御装置に対して定められ
た少なくとも１つの信号ブロックの受信のための受信メ
モリと、受領信号の受信のための受領受信機とが所属し
ており、前記受信メモリに受信制御装置が接続されてお
り、該受信制御装置はブロック始端識別信号と各制御装
置を表わすアドレスに相応する受信機アドレスの１つと
が発生すると、一方ではちょうど受信した信号ブロック
を受信メモリにコピーするよう制御し、他方では信号ブ
ロックをリング回線系中の後続の制御装置に、ブロック
始端識別信号を消去して送（を機アドレスに受領信号を
付加してから転送するよう制御し、さらに受信制御装置
はブロック終端識別信号が所属の制御装置を表わすアド
レスに相応する送信機アドレスと結合して発生すると、
この送信機アドレスと共に伝送された受領信号を受領受
信機に転送させる。

実施例 次に本発明の実施例を図面に基き詳細に説明する。

第１図には多数の交換ユニソ）ＳＵｏ　＝Ｓｕｎを備え
たデータ交換システムが示されている。これらの交換ユ
ニットは負荷分配原理に従ってデータ信号の伝送にとっ
て必要な交換動作を行う。交換ユニットはこのために共
通の１つのリング回線網に接続されている。そのような
リング回線網は唯一の閉じたリング回線系から構成する
こともできる。しかしまたリング回線網を第１図に示す
ように２つの平行に延在する、互いに依存しないリング
回線系ＲＩＮＧ　ＯおよびＩ？１Ｎに　１から構成して
もよい。このような冗長性によって、例えば１つのリン
グ回線系の故障の際に他方のリング回線系でデータ信号
を伝送することができるようになる。

上記の交換ユニッ）ＳＵｏ　＝Ｓ［Ｉｎの両リング回線
系への接続は各々、各リング回線系固有のインターフェ
ース回路ＲＡを介して行なわれる。インターフェース回
路については後に詳細に説明する。

上記のリング回線系ＲＩＮＧ　ＯおよびＲＩＮＧ　１に
はその他に多数の線路終端ユニッ）　ＴＬＩｏ−ＴＵｋ
が、やはり各々固有のインターフェースユニットＲ＾を
介して接続されている。

この線路終端ユニットは所属のインターフェース回路と
共に交換ユニットと加入者装置に接続された伝送線路と
の間のデータ信号伝送に用いられる。伝送線路は“線路
終端ユニットＴＵｏ〜ＴＵｋに接続されている。線路終
端ユニットは各々そのような伝送線路の接続のために多
数の線路端子ＬＴｏ〜ＬＴｍを備えている。

上記の交換ユニットないし線路終端ユニットと所属のイ
ンターフェースとから構成された回路ユニットは以下制
御装置とも称する。リング回線網が単に１つのリング回
線系から成るとき、１つの制御装置には単に１つのイン
ターフェースしか対応しない。

第１図に示された交換システム内、即ち交換ユニットと
線路終端ユニットとの間でデータ信号がデータ信号ブロ
ックの形で伝送され、データ信号ブロックは各々データ
信号として、接続形成の途中ではシダナリング情報を有
し、接続が形成されると呼び出されている加入−者装置
間で伝送すべき通信信号を有する。その際、伝送すべき
データ信号ブロックは本来の各々数ビット例えば８ビツ
トから成るデータ信号の他に、少なくとも１つの、受信
機として選ばれた制御装置を示す受信機アドレスと、デ
ータ信号ブロックの始めを示す始端識別信号および終り
を示す終端識別信号と、当該データ信号ブロックを送出
した送信機としての制御装置を示す送信機アドレスと、
予め用意された少なくとも１つの受領信号とを含んでい
る。このように構成されたデータ信号ブロックは（ｆ＆
に詳細に説明するが）、呼出されている制御装置がこの
制御装置をその都度送信状態に制御する送信可能信号を
受けとったときのみリング回線系の１つに送出すること
ができる。送信可能信号は制御装置から制御装置へと伝
送される。

第２図には制御装置の詳細が示されている。

上述のように、この制御装置は交換ユニットまたは線路
終端ユニットのいずれか（第２図にはＳＵ／ＴＯで示す
）とリング回線系の数に相応する数のインターフェース
回路とから成る。その際第２図にはこれらのインターフ
ェース回路のうちの１つを示す。これは、交換ユニット
ないし線路終端ユニットに接続されたインターフェイス
回路はいずれも同じ内部構造を有するからである。

第２図にＳＵ／ＴＵで示された、部分的に描かれたユニ
ット（交換ユニットまたは線路終端ユニット）は、送信
ならびに受信過程を制御するマイクロプロセッサ装置を
有する。このマイクロプロセッサ装置のうち、マイクロ
プロセッサＭＰとこのマイクロプロセッサに母線システ
ムを介して接続された、固定値メモリ　（プログラムメ
モリ）と書込み／読出しメモリとを“含む記憶装置Ｉｈ
と、直接メモリアクセス装置ＤＭＡ　とが示されている
。バスシステムはデータバスＤＢと、アドレスバスＡＢ
と制御バスＳＢとから成る。データバスならびにＲＤお
よびＢＣｔ示された制御バスの線路を介してインターフ
−イス回路Ｒ＾がマイクロプロセッサＭＰを接続されて
いる。さらに２つのＩＮＴｎ−１およびＩＮＴｎで示さ
れたインターフェース回路の２つの制御線路がマイクロ
プロセッサｊｌＰの割込み入力端［ＮＴｎ−１および、
ＩＮＴｎに接続されている。さらにインターフェース回
路ＲＡはＤＭＡ　’示めした線路を介して直接メモリア
クセス装置ＤＭＡ　に接続されている。

インターフェース回路ＲＡは受信された信号ブロックと
受領信号の処理のための装置ならびに所属の制御装置に
おいて準備された信号ブロックの送出のための装置を有
する。第２図にはこれらの装置のうち本発明に関連する
、受信された信号ブロックと受領信号との処理のための
装置のみ示す。

第２図に示されたインターフェース回路１１Ａは所属の
リング回線系例えばリング回線系ＲＩＮＧ　Ｏへのイン
ターフェースに受信レジスタＲｅｇ　１を有し、この受
信レジスタにはリング回線系を介して伝送された信号が
並列に供給される。このレジスタはそのためにクロック
ジェネレータによって制御され、クロックジェネレータ
は線路Ｔを介してリング回線系の伝送速度に相応するク
ロツタ信号を入力レジスタＲｅｇ　１　のクロ１．り入
力側に供給する。この入力レジスタＲｅｇ　１　は出力
側が線路系ＨＤを介して一方では受信バッファ装置ＥＰ
に接続され他方ではデータセレクタＤＷ１の入力側に接
続されている。その際受信バッファ装置は後述するよう
に、信号ブロックと受領信号との受信、ならびにリング
回線網において後続の制御装置への信号ブロックの転送
に用いられる。

受信バッファ装置ＵＰはデータバスＤＢと制御バスＳＢ
の既述の１ｊ回路ｌｌＤおよびＢＣ’　と線路ＤＭ八′
およびＴＮＴｎ−１とを介してユニットＳＯ／ＴＵに接
続されている。受信バッファ装置は既述の線路Ｔを。

介してクロック信号を供給され、それ自体は制御信号を
線路ＱＥ、　ＱＤ、　ＱＫ、　Ｆを介して状態レジスタ
Ｚ　Ｒｅｇに送出し且つ線路ＴＬを介して受領信号受信
機として用いられるレジスタＲｅｇ　’ｌのクロック入
力側に送出する。受信バッファ装置は更に線路系ＥＤ’
を介してもう１つのデータセレクタＤＷ２の第１の入力
端に接続されている。

上記のデータセレクタＤＷ２の第２の入力側とデータセ
レクタＤＷＩの第２の入力側は状態レジスタＺ　Ｒｅｇ
の出力側に接続されている。両データセレクタは状態レ
ジスタによって線路ＳＬＩ　オよび乳２を介して制御さ
れる。データセレクタＤＷＩの出力側は既述のレジスタ
Ｒｅｇ　２の信号入力側に接続されており、このレジス
タＲｅｇ　２の信号出力側はデータバスＤＢに接続され
ている。

これに対しデータセレクタＤＷ２は出力側が出力レジス
タＲｅｇ　３の信号入力側に接続されている。この出力
レジスタには線路Ｔを介してクロック信号が供給され、
出力レジスタの信号出力側からはデータセレクタＤ１１
２から供給された信号がインターフェース回路ＲＡに接
続されたリング回線系に送出される。出力レジスタの信
号入力側はさらに、所属の制御装置において準備された
信号ブロックの送出のための装置とも接続されている。

しかしここでは既述のようにこの装置の構成については
詳細に記載しない。

次に先ず第２図に示された回路部分の信号ブロックおよ
び受領信号の受信・転送時の共働関係につき説明し、そ
れから受信バッフ１装置ＢＰの構成につき詳細に説明す
る。

リング回線網内でデータ信号は受信機として選択された
唯一の制御装置または一群の制御装置に伝送される。そ
の際先ず前提となっているのはリング回線系の１つの制
御装置から単に１つの制御装置にデータ信号が伝送され
るということである。この伝送のためにデータ信号を送
出した制御装置がデータ信号を所属のユニットＳＵ／Ｔ
Ｏにおいて１つの信号ブロックにまとめる。この形式の
信号ブロックを第５図ａに略示した。信号ブロックは、
受信機として選択された制御装置を示す受信機アドレス
ＥＡＤＲにより開始される。この受信機アドレスの次に
、伝送すべきデータ信号ＤＳＬ　〜ＤＳｎが来る。これ
らのデータ信号の次に、この信号ブロックを送信した送
信機としての制御装置を示す送信機アドレス５ＡＤＲが
続いている。信号ブロックの最後には送信機により予め
準備された空受領信号ＬＱが来る。上記の信号ブロック
の各信号には例えば２つの識別信号ビットが付加されて
いる。第５図にＡで示された第１の識別信号ビットは信
号ブロックの始まりを識別するために用いられる。同様
にＥで示された識別信号ビットは信号ブロックの終りを
識別するのに用いられる。信号ブロックの始めおよび終
りはその際例えば各識別信号ビットの論理状態が「１」
であることにより指示される。以下では識別信号ビット
Ａの論理状態「１」をブロック始端識別信号と称し、識
別信号ビットＥの論理状態「１」をブロック終端識別信
号と称する。第５図ａに示すように、ブロック始端識別
信号は受信機アドレスと共に伝送され、ブロック終端識
別信号は送信機アドレスと共に伝送される。

上記のようにまとめられた信号ブロックは次に、制御装
置から制御装置へと伝送されて制御装置をその都度送信
可能状態に制御する送信可能信号が到来すると、ユニッ
）　ＳＯ／ＴＯ（第２図）から出力レジスタＲｅｇ　３
を介して、インターフエース回路ＲＡに接続されたリン
グ回線系へと送出される。リング回線系に接続されたイ
ンターフェース回路の各々は伝送された信号ブロックに
所属の信号を入力レジスタＲｅｇ　１を介して受信する
。その際先ず各制御装置内に設けられた受信バッファ装
置ＥＰを用いて、信号ブロックにおいてブロック始＠識
別信号と共に伝送された受信機アドレスが、リング回１
！網内の各制御装置を指示するアドレスと比較される。

互いに比較されたアドレスが一致しなければ各受信バッ
ファ装置ＥＰが受信された信号ブロックをそのまま線路
系ＥＤ’を介してデータセレクタＤＷ２に転送する。こ
のデータセレクタと出ガレジスタＲｅｇ　３　とを介し
て信号ブロックは再びリング回線系に達する。

これに対しアドレス比較の結果互いに比較されたアドレ
スが一致すると、ちょうど受信された信号ブロックが受
信バッファ装置ＥＰにおいてコピーされる。信号ブロッ
ク自体はブロック始端識別信号（Ａ）の消去後に線路系
ＥＤ’を介してリング回線網において後続の制御装置に
転送される。この転送時に状態レジスタＺ　Ｒｅｇが送
信機アドレス（ＳＡＤＲ）に更に１つの受領信号ＥＡＤ
Ｒ。

ΩＳが付加されるので、元の信号ブロックに含まれてい
た空受領信号（ＬＱ）がオーバーライドされる。この付
加のために状態レジスタＺ　Ｒｅｇは受信バッファ装置
ＥＰから線路ＱＥを介して制御信号を供給される。受信
バッファ装置ＢＰはブロック終端識別信号（Ｅ）　　と
送信機アドレス（ＳＡＤＲ）の発生を監視する。転送さ
れた信号ブロックを第５図すに示す。

受信バッファ装置ＥＰは前述の信号ブロックのコピーの
後に、受信された信号ブロックの準備完了を示す制御信
号を線路ＤＭＡ　’を介して直接メモリアクセス装置Ｄ
ＭＡに送出する。するとこの装置ＤＭＡ　は当該信号ブ
ロックがユニッ）　ＳＵ／ＴＯへ転送されるように作用
する。信号ブロックの終りは、マイクロプロセッサ？Ｉ
Ｐに対してその割込み入力側ＩＮＴｎ−１に割込み信号
が受信バッファ装置ＥＰから供給されることによって１
旨示される。

信号ブロックにおいて伝送された元来のブロック始端識
別信号（Ａ）がこの転送の際は消去されているので、こ
の信号ブロックはもはや信号ブロックとして認識されず
、従って後続の制御装置はこの信号ブロックを受信でき
ない。ブロック終端識別信号（Ｅ）　　と共に伝送され
る送信機アドレス（ＳＡＤＲ）のみ送信機アドレスとし
て識別できる。ブロック終端識別信号と送信機アドレス
（ＳＡ１）ｌ？）との発生は、当該信号ブロックを先に
送出した制御装置において、詳しくは所属の受信バッフ
ァ装置において監視される。受信バッファ装置はブロッ
ク終端識別信号と送信機アドレスの発生を検出すると、
線路ＴＬを介して制御信号を所属の受領レジスタＲｅｇ
　２に送出する。

すると受領レジスタは送信機アドレスの後に伝送された
受領信号ｏｓｔ−線路系ＨＤからデータセレクタＤＷＩ
を介して受け取る。この受領信号を受信すると受領レジ
スタは割込み信号を線路ＩＮＴｎを介してマイクロプロ
セッサＩＰに送出する。このマイクロプロセッサはこの
信号に基づいて、受領レジスタにおいて準備された受領
信号を評価のために受け取る。これにより送信過程が終
了する。

次に、１つの信号ブロックを一部の制御装置に伝送すべ
き場合につき説明する。このためにも先ず信号ブロック
を送信すべき制御装置において１つの信号ブロックが第
５図ａに示すように構成され、リング回線系に送出され
る。相違点は、受信機アドレス（εＡＤＲ）により一部
の制御装置が指示されるという点だけである。その際群
はリング回線系に所属のすべての制御装置または一部の
制御装置を含むことができる。

信号ブロックのリング回線系への送出と共に当該制御装
置のマイクロプロセッサＭＰがその他に更に１つの同時
通信送信信号ＢＣを線路ＢＣ’を介して受信バッファ装
置ＥＰに送出する。この同時通信送信信号は、信号ブロ
ックが一部の制御装置に送出されたことを指示する。信
号ブロックの伝送はやはり図示の方法で制御装置から制
扉装置へと行なわれる。受信機アドレスにより指示され
ていない制御装置はその際受信された信号ブロックをそ
のまま転送する。これに対し受信機アドレスにより指示
された群に属する第１の制御装置は受信信号ブロックを
所属の受信バッファ装置［！Ｐの中でコピーする。信号
ブロックは、従来のブロック終端識別信号（Ｅ）を除去
した後にリング回線系の次の制御装置に転送される。こ
の転送の際、状態レジスタＺ　Ｒｅｇが、受信バッファ
装置から送出された制御Ｂ信号に基づいて更に１つの受
領情報をブロック終＃ａ識別信号と共に送信機アドレス
（ＳＡＤＲ）に付加する。

上記制御信号は線路ＱＫを介して伝送されるもの。

である。その際受領情報は、当該制御装置をリング回線
系内で指示するアドレス（ＥＡＤＲ１）と本来の、信号
ブロックの受信に関する受領信号（ＱＳＩ）とから成る
０群に所属の第１の制御装置から送出される信号ブロッ
クを第５図Ｃに示す。上記の受領情報とブロック終端識
別信号との付加のため、その他に第２図に示されたデー
タセレクタＤＷ２が線路ＳＬＩを介して状態レジスタＺ
　Ｒｅｇによって相応に制御される。

群に所属の別の制御装置も、受信した信号ブロックをコ
ピーし、従来のブロック終端識別信号を除去して、リン
グ回線網の次の制御装置に転送する。その際再び受領情
報とブロック終端識別信号が各々、それまで信号ブロッ
クの最後に伝送されていた受領情報に付加される。群に
所属のｍ番目の制御装置から送出される信号ブロックが
第５図ｄに示されている。そこから明らかなように、群
に所属の最後の制御装置から送出された信号ブロックは
群に所属のすべての制御装置に対する受領情報を有する
。

群に所属の全制御装置の受領信号を存する信号ブロック
は、元の信号ブロックを送出した制御装置に転送される
。この転送は所属の受信バッファ装置ＥＰにおけるコピ
ー過程の形で行なわれ、この受信バッファ装置には信号
ブロックの最初の送出と共に同時通信送信信号ＢＧが供
給されている。その際コピー過程は、同時通信送信信号
がブロック始端識別信号と共に、発生すると開始される
。信号ブロック自体はブロック始端識別信号ならびにブ
ロック終端識別信号の消去後に出力レジスタＲｅｇ　３
を介して再び所属のリング回線系に送出される。再識別
信号が消去されているので、転送された信号ブロックは
リング回線系の後続の制御装置においてもはや識別でき
ない。

信号ブロックが受領情報を含めてコピーされると、即ち
、この信号ブロックに所属のブロック終端識別信号が発
生すると、受信バッファ装置ＥＰは線路ＱＤを介して制
御信号を所属の状態レジスタＺ　Ｒｅｇに送出する。こ
の状態レジスタはこれによりこの信号ブロックの受信に
関する受領信号を準備する。この受領信号はデータ分岐
ＤＷＩを介して受領レジスタＲｅｇ　２に転送される。

この転送のために受領レジスタには受信バッファ装置か
ら線路ＴＬを介して相応の制御信号が供給される。さら
にこの転送は状態レジスタＺＲｅｇから線路ＳＬ２を介
して相応に制御される。

受領レジスタＲｅｇ　２に伝送された受領信号と受信バ
ッファ装置ＵＰに存在する信号プロ・ツクのユニットＳ
ＬＩ／ＴＵへの転送はやはり既述の方法で行なわれる。

この転送後にユニットＳＯ／ＴＵにおいて、転送されて
来たすべての受領信号の評価が行なわれる。さらに所属
の制御装置によって受信された送信可能信号が、リング
回線系において次の制御装置に転送される。

次に第３図および第４図に基づいて第２図にＥＰで示し
た受信バッファ装置の構造につき詳細に説明する。第３
図に示すように、受信ツマ・ノファ装置は、読み／書き
メモＩＪＲＡＭを有し、このメモリは、信号ブロックを
各所属のブロック終端識別信号も含めて記憶するための
多数のメモリセルを備えている。このメモリはそのデー
タ信号人・出力側が一方では信号ブロックを受け取るた
めに第２図に示される線路系ＨＤに接続されており、他
方では信号プロ・ツクの送出のためにレジスタＲｅｇ　
４を介してやはり第２図にて示したデータバスＤＢに接
続されている。信号ブロツクの送出のためにメモリは、
制御バスＳＢに所属の線路ＲＤを介して読出しクロック
を供給される。この読出しクロックは各制御装置の動作
速度に相応する。

これに対し読み／書きメモリＲＡＭ　は信号ブロックの
受信のために入力側ＷＲに書込みクロックを供給される
。この書込みクロックは線路Ｔ上−発生し、ＡＮＤゲー
トＧ１を介してメモリの入力側ＷＲに供給される。この
へＮＤゲー）Ｇｌは線路ＡＮＦ上に生ずる制御信号によ
り導通状態に制御される。この制御信号はその際受信制
御装置ＥＰＳから送出される。

読み／書きメモリのアドレス入力側はデータセレクタＤ
Ｗ３を介して一方ではカウンタＬＺに、他方ではカウン
タＳＺに接続されている。書込みカウンタとして用いら
れているカウンタＳｚはクロック入力側が上述のＡＮＤ
ゲートＧ１の出力側に接続されている、即ちカウンタＳ
Ｚは読み／書きメモｌＪｌ？Ａ？Ｉ　と同時に書込みク
ロックが供給される。この書込みクロックに応じて変化
するカウンタＳｚの計数値は、信号ブロックの受信時に
カウンタ出力側に読み／書きメモリのためのアドレス信
号として送出される。このカウンタ出力側はレジスタＲ
ｅｇ　Ｓ　とも接続されており、レジスタＲｅｇ　５　
はＡＮＤゲートＧ２を介して転送りロックを供給される
。このＡＮＤゲートは入力端が線路Ｔと、受信制御装置
ＥＰＳに接続された線路ＡＸとに接続されている。レジ
スタＲｅｇ　５の出力側はカウンタＳｚのセット入力側
に接続されている。このセット入力側は線路Ｆに生ずる
、受信制御装置ＥＰＳから送出されるセット信号によっ
て開放される。

カウンタＬＺは読出しカウンタとして用いられる。読出
しカウンタは線路ＲＤに生ずる読出しクロックをそのク
ロック入力側に供給され、その読出しクロックに従って
変化する計数値がアドレス信号として信号ブロックの読
出しのために読み／書きメモリＲＡＭに送出される。

上記の両カウンタに接続されたデータセレクタＤＷ３　
はその他に制御入力側が線路ＡＮＦに接続されている。

受信バッファ装置［’はさらにカウンタ■Ｚを存する。

このカウンタはアップダウンカウンタであり、ＡＮＤゲ
ートＧ１の出力側からの書込みクロックを一方の計数方
向の計数のために供給され、他方の計数方向の計数のた
めに線路ＲＤに生ずる読出しクロックを供給される。カ
ウンタ■Ｚの出力側はデコーダＤＥＣの入力側に接続さ
れており、カウンタ■ｚの所定の計数値のとき線路ＳＵ
Ｅを介して通報信号を受信制御装置ＥＰＳに送出する。

カウンタＩＺは出力側がその他にレジスタＲｅｇ６とＯ
ＲゲートＧ３とに接続されている。レジスタＲｅｇ　５
　はクロック入力側に＾ＮＤ　ゲートＧ２から転送りロ
ックを供給される。このレジスタの出力側はカウンタＩ
Ｚのセット入力側に接続されており、このセット入力側
はやはり線路Ｆに生ずるセント信号により開放される。

前述のＯＲゲートＧ３の出力側はＯＲゲー）Ｇ４の第１
の入力側に接続されている。このＯＲゲートの別の入力
側はフリップフロップＦＦの反転出力側に接続されてい
る。ＯＲゲートＧ４の出力側は線路ＤＭＡ　’に接続さ
れている。フリップフロップＦＦの非反転出力側は線路
ＩＮＴｎ−１に接続されている。このフリップフロップ
のクロック入力側には線路ＲＤに生ずる読出しクロック
が供給される。フリップフロップのデータ入力側にはこ
れに対しブロック終端識別信号を供給するデータバスＤ
Ｂの線路ＥＫＩ　が接続されている。

上記の受信制御装置ＥＰＳは第２図に示された多数の線
路と接続されている。受信制御装置の入力側は線路系Ｅ
Ｄ並びに線路ＢＣ’およびＴに接続され、出力側は一方
では線路系ＥＤ’に接続され他方では線路ＴＬ、　ＱＥ
、　ＱＤ、　ＱＫ、およびＦと接続されている。

第３図に示された受信バッファ装置ＢＰにおいて、次の
ような制御操作が行なわれる。ブロック始端識別信号が
所属の制御装置を示す受信機アドレスと共に発生すると
、受信側′４′ｎ装置　ＥＰＳが線路ＡＮＦを介して制
御信号を送出する。制御信号に基づいて読み／書きメモ
リＲＡＭならびにカウンタＳＺおよびカウンタＩＺに受
信された信号ブロックの受信のために書込みパルスがＡ
ＮＤゲートＧ１を介して供給される９両カウンタはその
際先ず基準計数値、例えば０”にあるものとする。次に
書込みクロックと共に計数値が変化し、その際カウンタ
ＳＺの変化する計数値で読み／書きメモリＲＡＭのメモ
リセルが連続的にアドレス指定され、他方カウンタ■ｚ
の瞬時の計数値は読み／書きメモリＲＡＭの瞬時の充填
状態に相応する。１つの信号ブロックに所属の信号の受
信は、その信号ブロックに所属のブロック終端識別信号
の発生と共に受信制御装置ＥＰＳからＡＮＤゲー）Ｇｌ
を遮断する制御信号が線路ＡＮＦを介して伝送されて書
込みクロックの送出が阻止されるまで行なわれる。この
時点にカウンタＳＺおよびカウンタ■ｚからちょうど送
出された瞬時の計数値が保持される。

第２図との関連で既に述べたように一１受信された信号
ブロックの発生は線路ＤＭＡ　’を介して伝送される制
御信号により指示される。読み／書きメモリに記憶され
た信号ブロックは読出しクロックが線路ＲＤを介して供
給されることおよび読み／書きメモリのメモリセルのカ
ウンタＬＺによる連続的アドレス指定により、直接メモ
リアクセスによりレジスタＲｅｇ　４を介してユニット
ＳＩＪ／ＴＵに転送される。この転送は読出されている
信号ブロック中のブロック終端識別信号の発生まで行な
われる。このブロック終端識別信号はデータバスＤＢの
線路ＥＫＩ上に生ずる。ブロック終端識別信号が生ずる
とフリップフロップＦＦが能動状態に移行し、この状態
においてフリップフロップはマイクロプロセッサに線路
ＩＮＴｎ−１を介して信号ブロックの終りを通報する。

するとマイクロプロセッサは次の読出しクロックの供給
を中断する。さらにフリップフロップＦＦにより線路Ｄ
ＭＡ　’を介して伝送される直接メモリアクセスへの制
御信号が遮断される。

カウンタＬＺは通常先ず所定の基本計数値、例えば計数
値“０”から計数を開始する。そしてブロック終端識別
信号の発生時にカウンタＬＺがらちょうど送出された瞬
時の計数値が、次の読出し過程の開始されるまで保持さ
れる。

読み／書きメモリＲＩＭからの信号ブロックの読出しの
際、読出しクロックがカウンタ１ｚにも供給される。こ
の読出しクロックは、カウンタをカウントダウン方向に
作動するので、このカウンタの瞬時の計数値が読出しク
ロックと共に低減される。瞬時の計数値は従って信号ブ
ロック中のまだ読み／書きメモリから読出されていない
信号数に相応する。計数値が“０”に達すると、それは
読み／書きメモリの空状態を示し、ＯＲゲー）Ｇ４が遮
断されるので、線路Ｄ？ｌＡ　’を介して伝送されてい
た制御信号の供給が遮断される。

次の信号ブロックが受信されると、やはり再び既述の制
′４′ｎ過程が行なわれる。違うのは、今度はカウンタ
ＳＺ、　ＬＺ、　ＩＺが現在の計数値から計数を開始す
るという点だけである。換言ずれば、このカウンタの初
ｉｌｌ計数状態は、信号ブロックの転送ないし読出しの
際に最終的に達した計数値に相当する。読み／書きメモ
リへの信号ブロックの新たな書込みは通常、先に受信さ
れた信号ブロックが完全にはユニットＳＯ／ＴＯに転送
され得ない時点においても既に行なうことができる。こ
の場合ちょうど受信された信号ブロックの記憶は先に受
信された信号ブロックの読出しより先に行なわれる。信
号ブロックの受信の際、カウンタＩＺは通常その計数値
を、信号ブロックの信号によって占有されていてまだ読
み出されていない読み／書きメモリＲＡＭのメモリセル
の数に相応して変化する。

信号ブロックの受信時に通常この信号プロ。

りと共に伝送されるブロック始端識別信号が発生すると
、線路ＡＫを介して伝送される信号により転送りロック
がＡＮＤゲートＧ２を介してレジスタＲｅｇ　５および
Ｒｅｇ　５に送出される。これらレジスタは各々、所属
のカウンタがら初期計数状態として、信号ブロックの引
続いての受信のために送出される瞬時の計数値を受け取
る。

読み／書きメモリＲＡ？Ｉへ信号ブロックが書込まれ且
つユニットＳＵ／Ｔｔｌへの転送はまだなされていない
ことによって所定の、読み／書きメモリが最大限充填さ
れたことを示す計数値に達すると、デコーダＤＥＣから
通報信号が受信制御装置εＰＳに送出され、受信制御装
置は線路Ｆを介してセット信号をカウンタＳＺおよびＩ
Ｚのセント入力側の開放のため伝送する。これに伴い、
目下受信されている信号ブロックの始めにレジスタＲｅ
ｇ　５およびＲｅｇ　６に伝送された初期計数値がカウ
ンタＳＺおよびＩＺに転送される。即ち、読み／書きメ
モリｌ？ＡＭの、まだ完全には書込み可能でなかった１
３号ブロックの信号が既に書込まれていたメモリセルが
、再び開放される。さらに、ちょうど受信された信号ブ
ロックの読み／書きメモリへの書込みが終了する。これ
はＡＮＤゲー）Ｇｌを線路へＮＦを介して伝送された制
御信号に基づいて遮断することにより行なわれる。

信号ブロックが完全には書込まれなか−ったことは、第
２図に示された状態レジスタＺ　Ｒｅｇに線路Ｆを介し
て通報され、この状態レジスタは受信された信号ブロッ
クと共に伝送された送信機アドレスに相応の受領信号を
付加する。

第４図には受信制御装置ＥＰＳの構成が示されている。

この受信制御装置は２つの比較器νｇ１１およびＶｇ　
ｌ　２を、信号ブロック中でブロック始端識別信号と共
に伝送される受信機アドレスないし受領信号と共に伝送
される送信機アドレスを、リング回線系内の所属の制御
装置の１つを示すアドレスと比較するために備えている
。

比較器Ｖｇβ１はその際、単に１つの制御装置に対する
信号ブロックの受信の際のアトしス比較のために用いら
れ且つ受領信号の受信の際のアドレス比゛較に用いられ
る。比較器Ｖｇ　Ｊ　２はこれに対し、一群つ制御装置
に対する信号ブロックの受信の際のアドレス比較のため
に用いられる。各比較に関与すべき比較アドレスが比較
器Ｖｇｎｌ　ないしＶｇ　ｌ　２　と接続されたスイッ
チ装置として示された装置Ｓ１ないしＧ２のうち１つに
よって準備される。その際この装置Ｓ１ないしＧ２は任
意の記憶装置でよい。アドレス比較のために用いられる
比較器は通常線路ＧＡ上の信号により制御される。この
信号は、一群の制御装置を指示する受信機アドレスの構
成部分であり、これらの受信機アドレスは一群の制御装
置を指示する。

両比較器の出力側はＯＲゲートＧ５を介して固定記憶メ
モリＦＲＯＭのアドレス入力側の１つに接続されている
。このメモリのその他のアドレス入力端はブロック始端
識別信号を供給する線路へにと、ブロック終端識別信号
を供給する線路ＥＫ２と、線路５ＩＩＥ、　ＢＣと比較
器Ｖｇβ２の出力側とに接続されている。両線路ＡＫお
よび［！Ｘ２　はその際線路系ＥＤに所属している。

固定記憶メモＩＪＰＲＯＭは多数のメモリセルを有し、
このメモリセルに受信された信号ブロックおよび受領信
号の処理のための全制御信号が記憶されている。この固
定記憶メモリのデータ出力側ハレシスタＲｅｇ　７　に
接続されている。このレジスタはデータ出力側を介して
既に第２図に示された線路ＡＮＦ、ＱＥ、ＱＤ、ＱＫ、
ＴＬおよびＦに接続されている。さらにデータ出力側は
レジスタＲｅｇ　８の第１の制御入力側に接続されてい
る。

レジスタＲｅｇ　７のクロック入力側は線路Ｔにも接続
されている。

レジスタＲｅｇ　８の第２の制御入力側は第２図に既に
示した線路ＢＧ’　と接続されている。このレジスタＲ
ｅｇ　８の入力側は線路系ＥＤと接続され、出力側は線
路系Ｅ［ｌ’　と接続されている。

固定記憶メモリＦＲＯＭのアドレス入力側に供給された
信号に従って、固定記憶メモリはこの信号に応じた制御
信号を送出し、この制御信号はレジスタＲｅｇ　７に受
取られ、呼出されている線路に送出される。線路ＡＮＦ
、　［１Ｂ、口り、　ＱＫ、　ＴＬ、　Ｆに発生する制
御信号の作用は既に第２図との関連において説明した。

レジスタＲｅｇ　８を介して、所属の制御装置に受信さ
れた信号ブロックが各々リング回線系中の後続の制御装
置に転送される。この転送の際、場合により、該当の信
号ブロックの処理がこのブロックに所属のブロック始端
識別信号およびブロック終端識別信号に関して行なわれ
る。

その際処理とは、既述のように、ちょうど転送された信
号ブロックの種類に依存して、ブロック始端識別信号、
またはブロック終端識別信号、または両識別信号を消去
することである。

発明の効果 本発明の構成により、ちょうど受信された信号ブロック
（当該受信信号ブロック）の送信機に対して定められた
受領信号が受信信号ブロックから直接導出されるという
利点が得られる。

この直接の導出は、信号ブロックに所属のブロック始端
識別信号の消去後に、もっばらブロック終端識別信号に
より示された送信アドレスに、信号ブロックの受信に関
する受領信号を付加することにより行なわれる。ブロッ
ク始端識別信号の消去により、転送されてもその信号ブ
ロックは信号ブロックとして識別されない。しかしブロ
ック終端識別信号と結合して伝−送される送信機アドレ
スは識別可能であり、この送信機アドレスに、受信機と
して選ばれた制御装置から信号ブロックの受信に関する
受領信号が付加される。従って信号ブロックを先に送信
した制御装置においては、所定の受領信号を受け取るた
めに単に送信機アドレスの発生をブロック終端識別信号
と関連して監視しさえすればよい。

本発明の装置の有利な実施例が特許請求の範囲第３項か
ら第８項記載の構成により実現される。受信メモリに関
する構成の利点は、書込み・読出し過程の時間経過につ
き２つの別個の装置に゛より制御可能な読み／書きメモ
リを設けたことにより、制御装置の動作速度をリング回
線網内の伝送速度に適合させることができることにある
。その際、制御コストの面で、読み／書きメモリを特許
請求の範囲第４項記載のように計数装置により循環的に
アドレス指定すると有利である。この読み／書きメモリ
の循環的アドレス指定の際に既に読み／書きメモリに記
憶されているがまだ読出されていない信号ブロックのオ
ーバーライドを防止するために、特許請求の範囲第５項
記載の計数装置を設けると有利であり、この計数装置に
よって読み／書きメモリの充填状態を監視し、所定の充
填状態に達すると、ちょうど受信された信号ブロックの
書込みを、書込み過程の進行のために設けられた前記計
数装置に相応の作用を及ばずことにより中断する。上記
２つの計数装置への、ちょうど受信された信号ブロック
の書込みを中断する際の制御のための装置は、特許請求
の範囲第６項記載の構成により僅かな回路技術上のコス
トで実現できる。

特許請求の範囲第７項および第８項記載の構成は、受信
制御装置および受領受信機のを利な実施例を示す。その
際受信制御装置および受領受信機は回路技術上のコスト
も制御上のコストも僅かである。

【図面の簡単な説明】

第１図は本発明が適用された１つのリング回線網から構
成されたデータ交換システムのブロック回路図、第２図
は第１図に略示したインク−フェース回路の１つの構造
とこのインターフェース回路に接続された交換ユニット
ないし線路終端ユニットの１つの構造を部分的に示すブ
ロック回路図、第３図は第２図のインターフェース回路
に設けられた受信バッファ装置の構造を示す図、第４図
は第３図の受信バッファ装置に所属の受信制御装置の構
造を示す図、第５図ａ、ｂ、ｃ、ｄはリング回線網を介
して伝送される信号ブロックの構造を示す図ある。

Claims (1)

1. 【特許請求の範囲】 １、クロック制御され、方向に依存して動作するリング
   回線網（ＲＩＮＧ　０、ＲＩＮＧ　１）を介して相互に
   接続された制御装置（ＳＵ０、ＳＡ；…；ＳＵｎ、ＲＡ
   ；ＴＵ０、ＲＡ；…；ＴＵｍ、ＲＡ）間でデータ信号を
   伝送する方法であって、１つの制御装置から別の制御装
   置に送信されるべきデータ信号（ＤＳ１、〜ＤＳｎ）が
   部分毎に制御装置から制御装置へと、受信機としての制
   御装置の１つを示す受信機アドレス（ＥＡＤＲ）と当該
   データ信号を送信した送信機としての制御装置を示す送
   信機アドレス（ＳＡＤＲ）といっしょに信号ブロックの
   形で伝送され、前記受信機アドレスはデータ信号に前置
   されブロック始端識別信号（Ａ）によりマーキングされ
   ており、前記送信機アドレスはデータ信号に付加されブ
   ロック終端識別信号（Ｅ）によりマーキングされており
   、受信機として選ばれた制御装置が信号ブロックを受信
   すると受領信号（ＱＳ）を、先に当該信号ブロックを送
   信した制御装置に対する前記送信機アドレスといっしょ
   に送出するデータ信号伝送方法において、受信機アドレ
   スによって示された制御装置中でブロック始端識別信号
   （Ａ）と受信機アドレス（ＥＡＤＲ）とが発生すると、
   ちょうど受信された信号ブロックが、処理のためにコピ
   ーされ、信号ブロックはブロック始端識別信号の消去後
   にリング回線網中の後続の制御装置に転送され、この転
   送時にブロック終端識別信号（Ｅ）によりマーキングさ
   れている送信機アドレス（ＳＡＤＲ）に受領信号（ＱＳ
   ）が付加され、該受領信号が、この送信機アドレスによ
   り示される制御装置によって、ブロック終端識別信号と
   送信機アドレスとが発生すると検出され且つ評価のため
   に受け取られることを特徴とする、データ信号の伝送方
   法。 ２、クロック制御され、方向に依存して動作するリング
   回線網（ＲＩＮＧ　０、ＲＩＮＧ　１）を介して相互に
   接続された制御装置（ＳＵ０、ＳＡ；…；ＳＵｎ、ＲＡ
   ；ＴＵ０、ＲＡ；…；ＴＵｍ、ＲＡ）間でデータ信号が
   伝送され、１つの制御装置から別の制御装置に送信され
   るべきデータ信号（ＤＳ１、〜ＤＳｎ）が部分毎に制御
   装置から制御装置へと、受信機とし ての制御装置の１つを示す受信機アドレス （ＥＡＤＲ）と当該データ信号を送信した送信機として
   の制御装置を示す送信機アドレス（ＳＡＤＲ）といっし
   ょに信号ブロックの形で伝送され、前記受信機アドレス
   はデータ信号に前置されブロック始端識別信号（Ａ）に
   よりマーキングされており、前記送信機アドレスはデー
   タ信号に付加されブロック終端識別信号（Ｅ）によりマ
   ーキングされており、受信機として選ばれた制御装置が
   信号ブロックを受信すると受領信号（ＱＳ）を、先に当
   該信号ブロックを送信した制御装置に対する前記送信機
   アドレスといっしょに送出するデータ信号の伝送装置に
   おいて、 制御装置の各々が受信装置（ＥＰ、Ｒｅｇ　２）を備え
   ており、該受信装置には、所属の制御装置に対して定め
   られた少なくとも１つの信号ブロックの受信のための受
   信メモリ（ＥＰ）と、受領信号の受信のための受領受信
   機（Ｒｅｇ　２）とが所属しており、前記受信メモリに
   受信制御装置（ＥＰＳ、Ｚ　Ｒｅｇ）が接続されており
   、該受信制御装置はブロック始端識別信号（Ａ）と各制
   御装置を表わすアドレスに相応する受信機アドレス（Ｅ
   ＡＤＲ）の１つとが発生すると、一方ではちょうど受信
   した信号ブロックを受信メモリ（ＥＰ）にコピーするよ
   う制御し、他方では信号ブロックをリング回線系中の後
   続の制御装置に、ブロック始端識別信号（Ａ）を消去し
   て送信機アドレス（ＳＡＤＲ）に受領信号を付加してか
   ら転送するよう制御し、さらに受信制御装置（ＥＰＳ、
   Ｚ　Ｒｅｇ）はブロック終端識別信号（Ｅ）が、所属の
   制御装置を表わすアドレスに相応する送信機アドレス（
   ＳＡＤＲ）と結合して発生すると、この送信機アドレス
   と共に伝送された受領信号を受領受信機（Ｒｅｇ　２）
   に転送させることを特徴とするデータ信号の伝送装置。 ３、受信メモリ（ＥＰ）が、少なくとも１つの信号ブロ
   ックを所属のブロック終端識別信号（Ｅ）と共に記憶す
   るための多数のメモリセルを備えた読み／書きメモリ（
   ＲＡＭ）を有し、前記読み／書きメモリは第１の計数装
   置（ＳＺ、Ｒｅｇ　５）に接続されており、該第１の計
   数装置は、受信された信号ブロックの記憶のために前記
   メモリセルを、所定の初期計数値から出発してリング回
   線網の伝送速度に相応する書込みクロックと共に変化す
   る計数値に従って、ブロック終端識別信号が発生するま
   で連続的にアドレス指定し、さらに第２の計数装置（Ｌ
   Ｚ）が設けられており、該第２の計数装置は、その計数
   値が所定の初期計数値から出発して、各制御装置の動作
   速度に相応する読出しクロックと共に変化することによ
   って、読み／書きメモリ（ＲＡＭ）のメモリセルに記憶
   されている信号ブロックの１つを、この信号ブロックに
   含まれるブロック終端識別信号（Ｅ）が生ずるまで読み
   出し可能とする特許請求の範囲第２項記載のデータ信号
   の伝送装置。 ４、読み／書き可能メモリ（ＲＡＭ）のメモリセルが連
   続する複数の信号ブロックの受取りないし送出のために
   第１の計数装置（ＳＺ、Ｒｅｇ　５）ないし第２の計数
   装置（ＬＺ）によって循環的にアドレス指定可能であり
   、第１の計数装置（ＳＺ、Ｒｅｇ　５）ないし第２の計
   数装置（ＬＺ）の初期計数値が、第１の信号ブロックの
   読み／書きメモリ（ＲＡＭ）への記憶の前ないしこの第
   １の信号ブロックの読み／書きメモリからの読出しの前
   で両計数装置に対して一定の基本計数値をとり、この第
   １の信号ブロックの次の信号ブロックの書込みないし読
   出しの際は、先行信号ブロックに所属のブロック終端識
   別信号 （Ｅ）の発生毎に生ずる瞬時の計数値によって初期計数
   値が与えられる特許請求の範囲第３項記載のデータ信号
   の伝送装置。 ５、第３の計数装置（ＩＺ、Ｒｅｇ　６）がアップダウ
   ンカウンタ（ＩＺ）を備えており、該アップダウンカウ
   ンタは、読み／書きメモリ（ＲＡＭ）の空状態を示す初
   期計数値から出発して、各書込みクロックの発生毎にそ
   の瞬時計数値を一方の方向に計数し、読出しクロックの
   発生毎にその瞬時計数値を他方の方向に計数し、所定の
   最終計数値に達すると読み／書きメモリの最大充填状態
   を示す通報信号を前記アップダウンカウンタが送出し、
   この通報信号が発生すると一方では第１の計数装置（Ｓ
   Ｚ、Ｒｅｇ　５）が、当該受信信号ブロックの書込み前
   に第１の計数装置によって予め設定されていた初期計数
   値に戻り、他方では第３の計数装置（ＩＺ、Ｒｅｇ　６
   ）の瞬時の計数値が、当該受信信号ブロックの書込み前
   の読み／書きメモリ（ＲＡＭ）の充填状態に相応する計
   数値に変化する特許請求の範囲第４項記載のデータ信号
   の伝送装置。 ６、第１の計数装置（ＳＺ、Ｒｅｇ　５）と第３の計数
   装置（ＩＺ、Ｒｅｇ　６）とが各々１つのレジスタ（Ｒ
   ｅｇ　５ないしＲｅｇ　６）を有し、このレジスタに、
   ブロック始端識別信号（Ａ）が発生すると所属の計数装
   置によって予め設定された瞬時の計数値を書込み可能で
   あり、前記両計数装置は、所属のレジスタに書込まれた
   計数値を、通報信号が発生すると初期計数値として受け
   取る特許請求の範囲第５項記載のデータ信号の伝送装置
   。 ７、受信制御装置（ＥＰＳ、Ｚ　Ｒｅｇ）が、受信した
   受信機アドレスないし送信機アドレスをリング回線網内
   の各所属の制御装置を表わすアドレスと比較するための
   比較器（Ｖｇｌ１）を備えており、該比較器には多数の
   メモリセルを備えた記憶装置（ＰＲＯＭ、Ｒｅｇ　７）
   が接続されており、該記憶装置には、受信された信号ブ
   ロックおよび受領信号の処理のための全制御信号が記憶
   されており、前記記憶装置は、各々メモリセルの制御の
   ために前記比較器から送出される比較信号とブロック始
   端識別信号およびブロック終端識別信号の発生を示す信
   号とをアドレス信号として供給され、前記記憶装置 （ＰＲＯＭ、Ｒｅｇ　７）によって準備された制御信号
   に従って当該受信信号ブロックないし受領信号の処理が
   行われる特許請求の範囲第２項から第６項までのいずれ
   か１項記載のデータ信号の伝送装置。 ８、受領受信機が１つのレジスタ（Ｒｅｇ　３）から構
   成されており、該レジスタは、ブロック終端識別信号（
   Ｅ）が所属の制御装置を指示するアドレスに相当する送
   信機アドレス（ＳＡＤＲ）と結合して発生すると、この
   送信機アドレスといっしょに伝送されてきた受領信号（
   ＱＳ）の受取りのため制御信号を受信制御装置（ＥＰＳ
   、Ｚ　Ｒｅｇ）から供給される特許請求の範囲第２項か
   ら第７項までのいずれか１項記載のデータ信号の伝送装
   置。