JPS626467A - デ−タ記録再生方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、フレーム構成で記録されているデータ記録形
式をもつ記録装置において、フレーム同期検出を確実に
できるフレーム同期検出装置に関する。

［従来技術］ コンピュータシステムの補助記憶装置には、磁気テープ
や磁気ディスク等の磁気記録媒体を用いた装置が広く用
いられているが、近年、これらの磁気記録媒体よりも記
録密度を格段に大きくできる光学的記録媒体（例えば光
ディスク等）を、補助記憶装置に用いようとする提案が
ある。

例えば光ディスクでは、レーザスポットにより。

直径１μｍ程度のビット（小孔）を表面の記録トラック
上に２μｍ程度の周期（間隔）で形成することでデ−タ
を記録し、記憶容量は約３０ｃｍの直径のもので１枚あ
たり１０１１〜１ｏ　Ｌ　２ビット程度である。

さて、一般に補助記憶装置はアクセス速度が主記憶装置
に比べてかなり遅いので、データはある程度のまとまっ
た量のブロック毎に、連続した領域に記録される。

そのさい、データの読み出し書き込みを短時間で確実に
できるようにデータの所定ブロックをセクタに構成し、
各セクタにアドレス（セクタアドレス）を割り当てて識
別している。

第１１図（ａ）　、　（ｂ）は、光ディスクのトラン゛
りにおけるデータ記録形式の一例を示す。

同図（ａ）において、トラックＴＲには、プリフォーマ
ット領域ＰＦ、データ領域ＤＦ、および、プリフォーマ
ット領域ＰＦとデータ領域ＤＦを隔てるギャップＧＰＩ
からなるセクタＳＣが、ギャップＧＰ２に隔てられて複
数個連続的に設定される。

なお、プリフォーマット領域ＰＦは、あらかじめデータ
領域Ｄ「とギャップＧＰ２を合せたビット数隔てて、ト
ラックＴＨに形成される。

また、同図（ｂ）に示すように、プリフォーマット領域
ＰＦは、回路条件を整合するための同期信号すなわちデ
ータ書込読出回路のビットクロックを記録データの発生
タイミングに同期させるためのビット同期信号ＢＳから
なるプリアンブル、このプリフォーマット領域ＰＦを検
出するための自己相関の鋭いビット列（パターン）から
なるセクタ同期信号ＳＳ、および、セクタＳＣを識別す
るためのセクタアドレスＳＡからなる。

プリアンブルをなすビット同期信号ＢＳとしては、光ピ
ツクアップ部からの続出信号に基づいてビットクロック
およびデータを抽出するためのＰＬＬ（Ｐ−ｈａｓｅ　
Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路を、適確にロックできる
ような信号が用いられる０例えば、最小反転周期で読出
信号の状態を変化する信号（すなわち、光ディスクへの
記録状態が最小ピット長の繰り返しになるｒｏｌｏｌｏ
ｌ・・・・・・」）である。

また、データ領域ＯＦは、フレーム同期信号ＦＳが付設
されてフレーム構成をとる複数個のデータと、これらの
データの先頭に付設されたプリアンブル（ビット同期信
号ＢＳ）からなる。なお、データ領域ＯＦにおけるプリ
アンブルはプリフォーマット領域ＰＦにおけるプリアン
ブルよりも少ないビット数で足り、また、フレーム同期
信号ＦＳは、セクタ同期信号ＳＳと同様の自己相関の鋭
いバタンからなる。

なお、上述したプリフォーマット領域ＰＦのプリアンブ
ルＢＳ、セクタ同期信号ＳＳ、セクタアドレスＳＡ、ギ
ャップＧＰＩ、ＧＰ２）および、データ領域ＤＦのプリ
アンブルＢＳ、フレーム同期信号ＦＳは、無変調の状態
で光ディスクに記録され、データ領域ＯＦのフレームデ
ータは、所定の変調を受けた状態で記録される。

さて、このような記録形式でデータを記録するさい、ま
ずプリフォーマット領域ＰＦのプリアンブルでピッ１−
同期をとったのちセクタ同期信号ｓｓを検出し、その検
出タイミングに基づいて、セクタアドレスＳＡを読み出
す。

それが所望のセクタをあられす場合は、ギャップＧＰＩ
の後にデータ領域ＤＦのプリアンブルを書き込んでから
第１フレームのフレームデータをフレーム同期信号ＦＳ
に続いて書き込み、順次各フレームのフレーム同期信号
ＦＳおよびフレームデータを記録してゆく。

データを読み込む場合は、上述と同様にしてセクタアド
レスＳＡを読み出し、それが所望のセクタを示す場合は
、データ領域のプリアンブルでビット同期をとり直した
後に、フレーム同期信号ＦＳを検出したタイミングに基
づいてフレーム毎のフレームデータを読み込む。

そして、この読み出されたフレームデータは。

所定の復調処理によって変調前の元のデータに変換され
る。

このように、あらかじめ記録されているプリフォーマッ
ト領域を参照して、データが記録され、また読み出され
る。

ところで、光ディスクは、上述したように記録密度が格
段に大きい反面、ビット誤り率および駆動系の回転変動
等の影響をかなり受けやすいと考えられている。

これに対し、通常、各フレームデータに対しては変調前
に組織的な誤り訂正符号を付加するので、データエラー
が発生したとしてもある程度までは完全に回復すること
ができ、大きな問題はない。

しかしながら、データ記録後にプリフォーマット領域に
データエラーが発生して、セクタ同期信号ＦＳが検出で
きなくなった場合には、そのセクタをアクセスすること
ができず、記録されたデータを読み出すことができない
という不都合を生じていた。

なお、セクタ同期信号ＳＡの検出の信頼性を向上するた
めに、プリフォーマット領域にセクタ同期信号ＦＳおよ
びセクタアドレスＳＡを複数回記録することが考えられ
るが、このようにするとデータ記録領域がさらに少なく
なるという問題を生じる。

［目的コ 本発明は、上述した従来技術の不都合を解決するために
なされたものであり、プリフォーマット領域にデータエ
ラーを生じた場合でも確実にセクタを判別できてデータ
を読み出すことのできるデータ記録再生方式を提供する
ことを目的としている６ ［構成］ 本発明では、この目的を達成するため、フレーム同期信
号およびこのフレーム同期信号を識別するための番号情
報およびセクタを識別するためのセクタアドレスを複数
、データ領域部のプリアンブルに記録し、データ読み出
し時には、このプリアンブルに記録されているセクタア
ドレスから当該セクタを識別している。また、プリアン
ブルとデータ記録領域をそれぞれ異なるビットレートで
記録しているので、データ領域部においてプリアンブル
とデータ記録領域とを確実に識別することができる。

以下、添付図面を参照しながら、本発明の実施例を詳細
に説明する。

第１図（ａ）　、　（ｂ）は、本発明の一実施例にかか
るデータ領域ＯＦのプリアンブルＰＡＬおよびフレーム
データ領域ＦＦＤ　１を示している。なお、当然のこと
ながら、プリアンブルＰＡＬの直前には第１１図（ａ）
と同様のプリフォーマット領域ＰＦが、あらかじめ光デ
ィスクに記録されている。

このプリアンブルＰＡＬは、読み出し手段の回路条件を
整合させるための所定長さのビット同期信号ＢＳ、例え
ば自己相関の鋭いパターン（例えばｒｏｏｌｌｏｏｌｌ
ｌｌｏｏＪ）のビット列からなるフレーム同期信号ＦＳ
Ｉ、当該セクタを識別するためのセクタアドレスＳＡ（
プリフォーマット領域ＰＦに記録されているものと同じ
）、および、このプリアンブルＰＡＬにおいてフレーム
同期信号ＦＳＩの識別をするためのフレーム番号ＦＮｎ
　（値はｎ）を、（ｎ＋１）個装置させてなる。

また、フレームデータ領域ＦＦＤＩは、フレーム同期信
号ＦＳＩと異なる自己相関の鋭いパターン（例えばｒｏ
ｏｏｌｌｌｌｏｏｌｌｌＪ）からなるフレーム同期信号
ＦＳ２と、所定長のフレームデータＦＤＤを複数個配置
してなる。

かかるプリアンブルＦＡＩを含むデータ領域ＤＦは、第
２図に示した信号発生装置により、フォーマットに従っ
て発生される。

同図において、ビット同期信号発生回路１はプリアンブ
ルＰＡＬのビット同期信号ＢＳを発生するためのもので
あり、その出力はマルチプレクサ２の入力端Ａに加えら
れ、フレーム同期信号発生回路３はプリアンブルＰＡＬ
のフレーム同期信号ＦＳＩを発生するためのものであり
、その出力はマルチプレクサ２の入力端Ｂに加えられて
いる。

セクタアドレス発生回路４はあらかじめ光ディスクの駆
動装置（図示路）から加えられているセクタアドレスデ
ータＤＤＳに対応したセクタアドレスを発生するもので
あり、その出力はマルチプレクサ２の入力端Ｃに加えら
れており、フレーム番号発生回路５はプリアンブルＰＡ
Ｌのフレーム番号ＦＮ（ＦＮ。

−ＦＮｏ）を発生するものであり、その出力はマルチプ
レクサ２の入力端りに加えられている。

また、フレーム同期信号発生回路６はフレームデータ領
域ＦＦＤ１のフレーム同期信号ＦＳ２を発生するもので
あり、その出力はマルチプレクサ２の入力端Ｅに加えら
れており、変調回路７は駆動装置から加えられている記
録データＤＴを所定の変調方式で変調するものであり、
その出力はマルチプレクサ２の入力端Ｆに加えられてい
る。

クロック発生器８は、フレームデータ領域ＦＦＤ　１を
記録するための周波数ｆｃｌのクロック信号ＣＰＩを発
生するものであり、このクロック信号ＣＰＩは、フレー
ム同期信号発生回路６および変調回路７に加えられると
ともに、分周器９に加えられている。

分周器９は、クロック信号ＣＰＩを１／ｎ　（ｎは整数
）に分周して周波数ｆｃ２のクロック信号ＣＰ２を形成
するものであり、このクロック信号ＣＰ２は、ビット同
期信号発生回路１、フレーム同期信号発生回路３、セク
タアドレス発生回路４およびフレーム番号発生回路５に
それぞれ加えられている。また、この分周器９における
分周比ｎは例えば２に設定されており、これによって、
プリアンブルＦＡＩを記録するビットレートが、フレー
ムデータ領域ＦＦＤＩを記録するビットレートの１７２
になる。

また、フォーマット制御回路１ｏは、上記した各要素を
順次駆動してデータ領域ＦＤをそのフォーマットに従っ
て形成するものである。

以上の構成で、光ディスクの駆動装置から目的のセクタ
を検出したことをあられすセクタ検出信号ＳＤが加えら
れると、フォーマット制御回路１０は、まずマルプレク
サ２に入力端Ａを選択させた状態で、ビット同期信号発
生回路１を１回作動してビット同期信号ＢＳを発生させ
る。

続いて、フレーム同期信号発生回路３、セクタアドレス
発生回路４およびフレーム番号発生回路５を、フレーム
番号ＦＮの値をｎから１つづつ減じなから０になるまで
繰り返し作動させるとともに、その作動させる要素に対
応した入力端Ｂ、Ｃ，Ｄをマルチプレクサ２によって順
次選択させて、次段の記録部（図示路）に出力させる。

このようにして、プリアンブルＰＡＬを完成すると、フ
ォーマット制御回路１０は、フレーム同期信号発生回路
６を作動したのちに、変調回路７を作動して１フレ一ム
分の記録データＤＴを入力して変調させるとともに、そ
れぞれ入力端Ｅ、Ｆをマルプレクサ２によって選択して
記録部に出力し、これを各フレームで繰り返して、１つ
のセクタへのデータ記録を終了する。

なお、フレーム同期信号ＦＳＩ、ＦＳ２）セクタアドレ
スＳＡおよびフレーム番号ＦＮは、それ′ぞれ所定の変
調方式による変調を受けた、あるいはその変調規則を満
たすビット列の信号である。

第３図は、上述したプリアンブルＰＡＩおよびフレーム
データ領域ＦＦＤＩを読み取る読取部の一例を示してい
る。

同図において、光ピツクアップ等からなる信号読み出し
部（図示路）から出力される読み出し信号ＳＲは、カッ
トオフ周波数がプリアンブルＰＡＬの信号周波数に対応
するｆｃ２に設定されているローパスフィルタ２１およ
びカットオフ周波数がフレームデータ領域ＦＦＤＩの信
号周波数に対応するｆｃｌに設定されているローパスフ
ィルタ２２に加えられており、これらのローパスフィル
タ２１．２２の出力は。

マルチプレクサ２３の入力端Ａ、Ｂにそれぞれ加えられ
ており、このマルチプレクサ２３の出力は、　ＰＬＬ回
路やデータセパレータ等から構成されたビット同期回路
２４に加えられている。

ビット同期回路２３は、プリアンブルＰＡＬとフレーム
データ領域ＦＦＤ　ｌのビットレートのうち速い方の周
波数ｆｃｌがその動作周波数として設定されており、プ
リアンブルＰＡＬにおけるビット同期信号ＢＳによって
そのＰＬＬ回路がロックされ、これによって、プリアン
ブルＰＡＬおよびフレームデータ領域ＦＦＤＩにおける
記録データに対応した読み出しデータＲＤを分離する。

読み出しデータＲＤは、フレーム同期信号ＦＳＩを検出
するフレーム同期検出回路２５、セクタアドレスＳＡを
検出するセクタアドレス検出回路２６．およびレーム番
号ＦＮを検出するフレーム番号検出回路２７、フレーム
同期信号ＦＳ２を検出するフレーム同期検出回路２８お
よび復調回路２９に、それぞれ加えられている。

フレーム同期検出回路２５は、入力した読み出しデータ
ＲＤからフレーム同期信号ＦＳ１を判別し、このフレー
ム同期信号ＦＳＩを検出したタイミングに対応してフレ
ーム検出信号ＦＤＤＩを発生し、このフレーム検出信号
ＦＤＤＩは、セクタアドレス検出回路２６に加えられて
いる。

セクタアドレス検出回路２６は、フレーム検出信号ＦＤ
Ｄ　ｌを受入したタイミングに基づしλて入力している
読み出しデータＩｔＤからセクタアドレスＳＡを判別し
、そのセクタアドレスＳＡがあらかじめ光デイスク駆動
装置（図示路）から加えられて−る目標セクタアドレス
ＳＳＡと一致しない場合には、そのときに判別したセク
タアドレスＳＡを検出セクタアドレスＤＳＡとして光デ
イスク駆動装置に出力する。

これにより、光デイスク駆動装置では、この検出セクタ
アドレスＤＳＡを参照して目標セクタへのアクセス制御
を実行する。また、判別したセクタアドレスＳＡが目標
セクタアドレスＳＳＡと一致した場合には、セクタ検出
信号ＤＯ３をフレーム番号検出回路２７に出力する。

フレーム番号検出回路２７は、フレーム検出信号ＦＤＤ
Ｉの受入タイミングに基づいて、入力している読み出し
データＲＤからフレーム番号ＦＮを判別し、その値が０
のフレーム番号ＦＮｏを検出すると、マルチプレクサ２
３およびフレーム同期検出回路２８に出力しているプリ
アンブル終了信号ＥＯＰを論理レベル１１に立ち上げる
。また、このプリアンブル終了信号ＥＯＰは、１セクタ
の読み出しを終了するまではその論理レベルＩＩの状態
が持続される。

フレーム同期検出回路２８は、加えられているプリアン
ブル終了信号ＥＯＰが論理レベル１１になっている状態
で、入力した読み出しデータＲＤからフレーム同期信号
ＦＳ２を判別し、このフレーム同期信号ＦＳ２を検出し
たタイミングに対応してフレーム検出信号ＦＤＤ２を発
生する。このフレーム検出信号ＦＤＤ２は、復調回路２
９に出力されるとともに、フレーム同期検出信号ＤＦＤ
として誤り訂正回路等（図示路）の次段回路に出力され
ている。

復調回路２９は、フレーム検出信号ＦＤＤ２の受入タイ
ミングに基づいて、入力している読み出しデータＲＤか
ら１フレ一ム分の記録データを判別して元のデータＤＡ
Ｔに復調し、このデータＤＡＴを次段回路に出力する。

したがって、まず、プリアンブルＰＡＬが入力される場
合にはフレーム番号検出回路２７から出力されているプ
リアンブル終了信号ＥＯＰが論理レベルＬになっている
ので、マルチプレクサ２３によってこのプリアンブルＰ
ＡＬに対応した周波数を分離するローパスフィルタ２１
の出力が選択されてビット同期回路２４に出力される。

それにより、プリアンブルＰＡＬにおけるフレーム同期
信号ＦＳＩが検出されてフレーム同期検出回路２５から
フレーム検出信号ＦＤＤＩが出力されると、このタイミ
ングに同期してセクタアドレスＳＡがセクタアドレス検
出回路２６によって判別され、その判別されたセクタが
目標セクタである場合には、セクタ検出回路２６から出
力されるセクタ検出信号ＤＯ３の発生タイミングに同期
してフレーム番号ＦＮがフレーム番号検出回路２７によ
って順次検出され。

その値が判別される。

そして、フレーム番号検出回路２７がフレーム番号ＦＮ
ｏを検出してプリアンブルＰＡＬが終了したことを判別
すると、プリアンブル終了信号ＥＯＰが立ち上げられる
。

これにより、マルチプレクサ２３によってフレームデー
タ領域ＦＦＤＩに対応した周波数を分離するローパスフ
ィルタ２２の出力が選択されてビット同期回路２４に出
力されるとともに、フレーム同期検出回路２８が動作を
開始する。

これにより、その後のフレームデータ領域ＦＦＤ　１に
おいてフレーム同期検出回路２８がフレーム同期信号Ｆ
Ｓ２を検出してフレーム検出信号ＦＤＤ２を出力すると
、このフレーム同期信号ＦＦＤ２の発生タイミングに同
期して復調回路２９から１フレ一ム分のデータＤＡＴが
出力される。

なお、セクタアドレス検出回路２６によるセクタアドレ
スＳＡの判別は、プリアンブルＰＡＬに記録されている
複数のセクタアドレスＳＡのうち、最も出現回数の多い
ものをそのセクタのセクタアドレスＳＡとして判別する
いわゆる多数決論理等を用いることができる。

さて、上述したビット同期回路２４は、フレームデータ
領域ＦＦＤＩのビットレートに対応した周波数ｆｃ１が
その動作周波数に設定されていて、このフレームデータ
領域ＦＦＤＩの記録データを分離できるばかりではなく
、その周波数ｆｃｌの１／ｎ（この場合は１／２）の周
波数ｆｃ２のプリアンブルＰＡＩの記録データも分離で
きるような構成をもつが、かかるビット同期回路２４の
一例を次に説明する。

第４図は、ビット同期回路２４の一例を示している。こ
のビット同期回路２４は、ビットレートの小さいプリア
ンブルＦＡＩのデータでそのＰＬＬ回路がロックできる
ように、入力データの立ち上がりおよび立ち下がりエツ
ジを検出して、そのＰＬＬクロックと同じ波形の基準パ
ルスを形成するとともに、位相比較のための比較パルス
を独立に形成している。これにより、周波数ｆｃｌの１
／ｎの周波数ｆｃ２のビット同期信号ＢＳでそのＰＬＬ
回路が適正にロックされる。なお、基本的に、光ディス
クに対してデータを記録する場合は、その変調規則によ
り最小ピット長の繰り返し周波数がビットレートの周波
数の２倍になるので、入力したデータの周期は、少なく
ともＰＬＬクロックの周期の２倍よりも大きくなる。

同図において、マルチプレクサ２３がら加えられる入力
データＩＮＤ　（第５図（ａ）参照）は、その立ち上が
リエッジおよび立ち下がりエツジを検出してエツジ検出
パルスＦＤＰ（第５図（ｂ）参照）を出力するエツジ検
出回路３１およびＰＬＬクロックＰＣＬ（第５図（ｅ）
参照；後述）の立ち上がりタイミングでそのレベル状態
をホールドして読み出しデータＲＤとして出力するデー
タサンプル回路３２に加えられており、エツジ検出パル
スＥＤＰは、基準パルス発生器３３のトリガ入力端およ
び比較パルス発生器３４のセット入力端に加えられてい
る。

基準パルス発生器３３は、エツジ検出パルスＥＤＰの立
ち上がりタイミングに同期して、　ＰＬＬクロックＰＣ
Ｌと同じ波形の基準パルスＴＰ（第５図（ｃ）参照）を
発生するものであり、その基準パルスＴＰは位相比較器
３５の基準位相入力端に出力されている。また、比較パ
ルス発生器３４のリセット入力端にはＰＬＬクロックＰ
ＣＬが加えられており、比較パルス発生器３４は、基準
パルスＴＰの立ち上がりエツジで立ち上がり−ＰＬＬＰ
ＬＬクロックＰＣＬ下がりエツジで立ち下がる比較パル
スＨＰ（第５図（ｄ）参照）を形成し、その比較パルス
ＨＰは位相比較器３４の比較位相入力端に加えられてい
る。

位相比較器３５は、基準パルスＴＰの立ち下がり端と比
較パルスＨＰの立ち下がり端のタイミングから入力デー
タＩＮＤとＰＬＬクロックＰＣＬとの位相誤差を検出す
るものであり、基準パルスＴＰが先に立ち下がった場合
は、アップダウンカウンタ３６に出力しているアップダ
ウン信号ＬＩＤを論理レベルＨに設定し、基準パルスＴ
Ｐが後に立ち下がった場合は、アップダウン信号ＵＤを
論理レベルＬに設定する。

アップダウンカウンタ３６は、アップダウン信号ＵＤが
論理レベルＨのときは、発振器３７から加えられている
クロック信号読にをアップカウントし。

アップダウン信号ＵＤが論理レベルＬのときは、クロッ
ク信号ＭＣＫをダウンカウントする。そして。

アップカウントする場合はカウント値があらかじめ設定
されているＫになる度にキャリ信号ＣＹを出力し、ダウ
ンカウントする場合はカウント値が０になる毎にカウン
ト値をＫにプリセットするとともにボロー信号ＢＲを出
力する。

これらのキャリ信号ＣＹおよびボロー信号ＢＲは、それ
ぞれインクリメンタデクリメンタ３８のインクリメント
入力端ＩＮＣおよびデクリメント入力端ＤＥＣに加えら
れている。

インクリメンタデクリメンタ３８は５発振器３７から加
えられているクロック信号ＭＣＫ　（第６図（ａ）参照
）を１７２に分周したクロック信号ＣＣＫ　（第６図（
ｄ）参照）を形成するとともに、キャリ信号ＣＹ（第６
図（ｂ）参照）が加えられるとその立ち下がりから所定
のタイミングでクロック信号ＣＣＫのタイミングを１７
２周期進め（すなわちパルスを付加し：第６図（ｄ）の
Ａ部）、ボロー信号ＢＲ（第６図（ｃ）参照）が加えら
れるとその立ち下がりから所定のタイミングでクロック
信号ＣＣＫのタイミングを１７２周期送らせる（すわな
ちパルスを除去する；第６図（ｄ）の８部）。

このタロツク信号ＣＣには１分周器３９に加えられて１
／Ｎに分周され、ＰＬＬクロックＰＣＬとして出力され
る。なお、この分周器３９の出力するＰＬＬクロックＰ
ＣＬの周波数が、フレームデータ領域ＦＦＤ　１のビッ
トレート周波数ｆｃｌに等しいので、発振器３７が出力
するクロック信号ＭＣＫの周波数は、　ｆｃｌの２Ｎ倍
に設定されている。

このようにして、入力データＩＮＤとＰＬＬクロックＰ
ＣＬどの位相差がなくなるように、エツジ検出回路３１
、基準パルス発生器３３、比較パルス発生器３４゜位相
比較器３５．アップダウンカウンタ３６、発振器３７、
インクリメンタデクリメンタ３８．および分周器３９か
らなるＰＬＬ回路が作動し、入力データＩＮＤにＰＬＬ
クロックＰＣＬがロックする。

その結果、データサンプル回路３２によって、入力デー
タＩＮＤが適正にサンプルされて、読み出しデータＲＤ
が出力される。また、ＰＬＬクロックＰＣＬは、読取部
等に、ビットクロックとして出力される。

また、プリアンブルＰＡＬのデータが入力データＩＮＤ
として入力された場合も、第７図（ａ）〜（ｆ）に示し
たように、入力データＩＮＤとＰＬＬクロックＰＣＬと
の位相差に対応して位相比較器３５からアップダウン信
号ＵＤが出力され、これによって、入力データＩＮＤに
ＰＬＬクロックＰＣＬが同期するように、　ＰＬＬ回路
が作動する。

さて、上述した実施例においては、プリアンブルＰＡＬ
に配置しているフレーム同期信号ＦＳＩとフレームデー
タ領域ＦＦＤＩに配置しているフレーム同期信号ＦＳ２
のパターンを変更して、プリアンブルＰＡＬとフレーム
データ領域ＦＦＤＩを明確に識別できるようにしている
が、プリアンブルＰＡＬとフレームデータ領域ＦＦＤ　
１におけるデータ記録のビットレートを変更しているの
で、プリアンブルとフレームデータ領域に配置している
フレーム同期信号を同じパターンにしても、プリアンブ
ルとフレームデータ領域が混同されるような不都合は生
じない。

そこで、次に、プリアンブルとフレームデータ領域に、
同じパターンのフレーム同期信号を配置した、本発明の
他の実施例について説明する。

第８図（ａ）　、　（ｂ−）は１本発明の他の実施例に
かかるプリアンブルＰＡ２およびフレームデータ領域Ｆ
ＦＤ２を示している。

図示のように、フレームデータ領域ＦＦＤ２に配置して
いるフレーム同期信号ＦＳＩは、プリアンブルＰＡ２に
配置しているフレーム同期信号ＦＳＩと同じパターンの
ものである。

かかるプリアンブルＰＡ２およびフレームデータ領域Ｆ
ＦＤ２は、第９図に示したような信号発生装置によって
発生される。なお、同図において第２図と同一部分およ
び相当部分には同一符号を付してその説明を省略する。

同図において、マルチプレクサ２の入力端Ａ、Ｂ、Ｃ。

Ｄ、Ｄ、Ｅには、ビット同期信号発生口″ＪＩｔ１、セ
クタアドレス発生回路４、フレーム番号発生回路５．フ
レーム同期信号発生回路３および変調回路７の出力がそ
れぞれ加えられており、また、フレーム同期信号発生回
路３には、マルチプレクサ１１により、クロック発生器
６が出力するクロック信号ＣＰＩおよび分周器９が出力
するクロック信号ＣＰ２のいずれかが加えられている。

したがって、フォーマット制御回路１０は、プリアンブ
ルＰＡ２を発生する場合、マルチプレクサ１２に入力端
Ａに加わっているクロック信号ＣＰ２を選択させた状態
で、ビット同期信号発生回路１、フレーム同期信号発生
回路３、セクタアドレス発生回路４およびフレーム番号
発生回路５を、前述と同様に順次作動させるとともに、
この各要素の作動タイミングに同期してマルチプレクサ
２に入力端Ａ、Ｄ。

Ｂ、Ｃを順次選択させる。

次にフレームデータ領域ＦＦＤ２を発生する場合。

フォーマット制御回路１１は、マルチプレクサ１１に入
力端Ｂに加わっているクロック信号ＣＰＩを選択させた
状態で、フレーム同期信号発生回路３および変調回路７
を、前述と同様に順次作動させるとともに、この各要素
の作動タイミングに同期してマルチプレクサ１１に入力
端り、ＩＥを順次選択させる。

このように、この実施例ではフレーム同期信号発生回路
３を、プリアンブルＰＡ２とフレームデータ領域ＦＦＤ
２において共用できるので、信号発生装置の構成がより
簡単になる。

第１０図は、プリアンブルＰＡ２およびフレームデータ
領域ＦＦＤ２を読み取る読取部を示している。なお、同
図において第３図と同一部分および相当部分には同一符
号を付してその説明を省略する。

同図において、ビット同期回路２４から出力される読み
出しデータＲＤは、プリアンブル終了信号ＥＯＰが論理
レベルＩ５のときは出力端Ｘを、プリアンブル終了信号
ＥＯＰが論理レベル１１のときは出力端Ｙをそれぞれ選
択するデマルチプレクサ４１にも加えられている。

したがって、プリアンブル終了信号ＥＯＰが論理レベ／
Ｌ／Ｌのときはマルチプレクサ２３によってローパスフ
ィルタ２１の出力信号が選択されているので、デマルチ
プレクサ４１の出力端Ｘからはこのローパスフィルタ２
１の出力するプリアンブルＰＡ２に対応した読み出しデ
ータＲＤが出力されてセクタアドレス検出回路２６およ
びフレーム番号検出回路２７に加えられる。

また、プリアンブル終了信号ＥＯＰが論理レベルＨのと
きはマルチプレクサ２３によってローパスフィルタ２２
の出力信号が選択されているので、デマルチプレクサ４
１の出力端Ｙからはこのローパスフィルタ２２の出力す
るフレームデータ領域ＦＤＤ２に対応した読み出しデー
タＲＤが出力されて復調回路２９に加えられる。

また、フレーム検出信号ＦＤＤＩおよびプリアンブル終
了信号［ＥＯＰは、アンド回路４２に加えられており、
このアンド回路４２の出力がフレーム同期検出信号ＤＦ
Ｄとして次段回路に出力されている。

以上の構成で、まず、プリアンブルＰＡ２が入力されて
いるときはプリアンブル終了信号ＩＥＯＰが論理レベル
しになっているので、上述のようにマルチプレクサ２３
はローパスフィルタ２１の出力を選択するとともに、デ
マルチプレクサ４１を介してセクタアドレス検出回路２
６およびフレーム番号検出回路２６にプリアンブルＰＡ
２に対応した読み出しデータＲＤが出力される。

したがって、前述した実施例と同様に、フレーム同期検
出回路２５から出力されるフレーム横比信号ＦＤＤＩの
タイミングに同期してセクタアドレス検出回路２６がセ
クタアドレスＳＡを検出し、これが目標セクタアドレス
ＳＳＡと一致しなかった場合は、セクタアドレス検出回
路２７から検出セクタアドレスＤＳＡが光デイスク駆動
装置に応答され、また、検出したセクタアドレスＳＡが
目標セクタアドレスＳＳＡと一致した場合には、その検
出タイミングに同期してセクタ検出信号ＤＯ３がフレー
ム番号検出回路２７に出力される。

これにより、フレーム番号検出回路２７がフレーム番号
を検出し、プリアンブルＰＡ２の終了が判別されると、
プリアンブル終了信号ＥＯＰが論理レベルＨに立ち上げ
られる。

そこでこれ以降は、マルチプレクサ２３によってローバ
ルフィルタ２２の出力が選択されるとともに、フレーム
データ領域ＦＦＤ２に対応した読み出しデータＲＤが、
デマルチプレクサ４１を介して復調回路２９に加えられ
る。また、アンド回路４２が動作可能な状態になる。

したがって、フレーム同期検出回路２５がフレームデー
タ領域ＦＦＤ２におけるフレーム同期信号ＦＳＩの検出
して出力されたフレーム検出信号ＦＤＤ　１は、フレー
ム同期検出信号ＤＰＩ）として、アンド回路４２を介し
て次段回路に出力されるとともに、この出力タイミング
に対応して復調回路２９からデータＤＡＴが出力される
。

このように、この実施例では１つのフレーム同期検出回
路２５によって、プリアンブルＰＡ２とフレームデータ
領域ＦＦＤ２におけるフレーム同期を検出しているので
、前述した実施例に絞入で読取部ノ構成がより簡単にな
る。

以上説明したように、データ読み出し時には、プリアン
ブルＰＡに記録しているセクタアドレスＳＡに基づいて
当該セクタを判別しているので、プリフォーマット領域
に記録されているセクタアドレスＳＡを検出する必要が
ない。

したがって、プリフォーマット領域のエラーの発生状況
にかかわりなく、データ領域をアクセスすることができ
る。

そのため、プリフォーマット領域にセクタアドレス５Ａ
ｔｒ複数個記録してこの部分の信頼性を高くするための
処置を施す必要がなく、その結果、光ディスクの記録効
率を高めることができる。

また、プリアンブルを記録するさいのビットレートと、
フレームデータ領域を記録するさいのビットレートを変
更しているので、フレームデータ領域のフレームデータ
にセクタアドレスおよびフレーム番号と同じパターンが
あられれたときに、プリアンブルと誤って判別するよう
な不都合を防止することができる。

さらに、プリアンブルのビットレートをフレームデータ
領域のビットレートの整数分の−に設定しているので、
プリアンブルにおけるフレーム同期検出の信頼性が向上
し、その結果、プリアンブルにおけるフレーム同期信号
、フレーム同期番号およびセクタアドレスを記録する個
数を少なくすることができ、したがって、光ディスクの
記憶効率を向上できる。

なお、当然のことながら、プリアンブルに発生している
エラーのためにセクタアドレス等を検出できなくなるこ
とがあるが、かかる場合には、いずれにせよフレームデ
ータを適正に検出できないのであるから、当該セクタを
不良セクタとして処理してよい。

また、プリアンブルにおけるセクタアドレスとフレーム
番号の配置順序を逆にしてもよい。さらに、フレーム番
号の配置順序は、ＦＮｏ−ＦＮｎの順にしてもよい。

またさらに、読取部で使用するビット同期回路の構成は
、第４図に示したものに限ることはなく、同等の作用を
なすものを用いることができる。例文ｌｆ、アナログ型
のＰＬＬ回路を応用することができる。

［効果］ 以上説明したように、本発明によれば、フレーム同期信
号およびこのフレーム同期信号を識別するための番号情
報およびセクタを識別するためのセクタアドレスを複数
、データ領域部のプリアンブルに記録し、データ読み出
し時には、このプリアンブルに記録されているセクタア
ドレスから当該セクタを識別しているので、プリフォー
マット領域にデータエラーを生じた場合でも確実にセク
タを判別できてデータを読み出すことができる。

また、プリアンブルのビットレートをとデータ記録領域
のビットレートの整数分の−に設定してデータを記録し
ているので、データ領域部においてプリアンブルとデー
タ記録領域とを確実に識別することができる。

【図面の簡単な説明】

第１図（ａ）は本発明の一実施例にかかるプリアンブル
を示した信号配置図、同図（ｂ）は本発明の一実施例に
かかるフレームデータ領域を示した信号配置図、第２図
は第１図（ａ）、（ｂ）に示した信号を発生する信号発
生＠置を示したブロック図、第３図は第１図（ａ）　、
　（ｂ、）に示した信号を読み取るための読取部を示し
たブロック図、第４図はビット同期回路の一例を示した
ブロック図、第５図（ａ）〜（ｆ）は第４図に示した回
路の動作を説明するための波形図、第６図（ａ）〜（ｄ
）は第４図に示した回路の動作を説明するための波形図
、第７図（ａ）〜（ｆ）は第４図に示した回路の動作を
説明するための波形図、第８図（ａ）は本発明の他の実
施例にかかるプリアンブルを示した信号配置図、同図（
ｂ）は本発明の他の実施例にかかるフレームデータ領域
を示した信号配置図、第９図は第８図（ａ）　、　（ｂ
）に示した信号を発生する信号発生装置を示したブロッ
ク図、第１０図は第８図（ａ）　、　（ｂ）に示した信
号を読み取るための読取部を示したブロック図、第１１
図（ａ）は光ディスクの記録形式の一例を示した信号配
置図、同図（ｂ）はセクタの形式の一例を示した信号配
置図である。 １・・・ビット同期信号発生回路、２，１１．２３・・
・マルチプレクサ、３，６・・・フレーム同期信号発生
回路、４・・・セクタアドレス発生回路、５・・・フレ
ーム番号発生回路、８・・・クロック発生器、９・・・
変調回路、２１．２２・・・ローパスフィルタ、２４・
・・ビット同期回路、２５．２８・・・フレーム同期検
出回路、２６・・・セクタアドレス検出回路、２９・・
・復調回路、４１・・・デマルチプレクサ、４２・・・
アンド回路。 第２図 第　３　図 第　５　図 ′＄７図 第９図 第７０図 ｒａ　　　　　　鴫４ ζ−Ｎ−

Claims (2)

【特許請求の範囲】
1. （１）セクタの始まりを示すプリフォーマット領域に続
   いて、回路条件を整合させるためのプリアンブルおよび
   自己相関の鋭いパターンのフレーム同期信号で区切られ
   た複数のデータフレームを配置させたデータ記録再生方
   式において、上記フレーム同期信号およびこのフレーム
   同期信号を識別するための番号情報およびセクタを識別
   するためのセクタアドレスを複数配置して上記プリアン
   ブルを形成し、上記プリアンブルを、上記ビット同期信
   号および上記複数のデータフレームを記録するビットレ
   ートの整数分の一のビットレートで記録するとともに、
   データ読み出し時には、上記プリアンブルに記録されて
   いるセクタアドレスから当該セクタを識別することを特
   徴とするデータ記録再生方式。
2. （２）特許請求の範囲第１項記載において、前記データ
   フレームに配置したフレーム同期信号と、前記プリアン
   ブルに配置したフレーム同期信号は、異なるパターンか
   らなることを特徴とするデータ記録再生方式。