JPS6265171A - マスクパタ−ンの検査方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＬＳＩ等のマスクパターンを電子計算機で検査する方法
であって、トランジスタレベルの回路を論理ゲートレベ
ルの回路に変換する際、トランジスタレベルの回路の接
続を追跡してトランジスタ回路を１個の論理ゲートを構
成するトランジスタ群を１グループとなるようにまとめ
、各グループ毎に出力ノードに関して集められたトラン
ジスタ群と分岐ノードに関して集められたトランジスタ
群とに分けて接続情報をマトリクスに格納し、その接続
の認識を行なうにあたり、マトリクスに数値を割当て、
実際のマトリクス内でノードの番号が入っているところ
の番号をすべて加え、この番号により、予め作製してお
いたテーブルを参照して構成している回路を認識する。

接続の認識が行ない易くテーブルを参照して論理ゲート
に変換する処理が容易となり、所要時間が短縮できる。

〔産業上の利用分野〕

本発明はＬＳＩ等のマスクパターンを電子計算機を用い
て検査する方法に係り、特に、トランジスタレベルの回
路を論理ゲートレベルの回路に変換する方法において格
納されたトランジスタの接続を認識する方法に関する。

〔従来の技術〕

ＬＳＩはマスクパターンに多くの矩形や多角形を形成し
、それを何枚か用いて、ウェハ上に各種のパターンを形
成する。このマスクパターン設計には、人手の介入も多
い為、パターンのレイアウトミスの混入は避けられない
ものとなっている。

そのため、従来計算機によるマスクパターンの検査がよ
く行なわれている。

該マスクパターンの検査を行なう方法としては、マスク
パターンの重なりや位置関係を調べることにより、トラ
ンジスタレベルの回路を復元し、それを論理ゲートレベ
ルの回路に変換して、元の設計回路と比較する方法が用
いられる。

従来、トランジスタレベルから論理ゲートレベルに変換
するには、トランジスタが直列に並んでいるか並列に並
んでいるかにより論理ゲートがへＮＯ系かＯＲ系か（ρ
−ｃｈとＮ−ｃｈでは逆）と認識していた。

従来の論理ゲート認識はＰ側、Ｎ側をそれぞれ独立に次
の規則に従って、ＡＮＤ１０Ｒ変換する。

Ｐ側ニジリーズ接続ＤＰ→ＯＲ回路＋ＤＰパラレル接続
ＤＰ−ＡＮＤ回路＋ＤＰ Ｎ側：　ＡＮＤとＯＲが、Ｐ側と逆 但し、 龜 （ＤＰ：ＶＤＤを起点としてＴｒ＋−一ソース／ドレイ
ン間接続をたどり出力信号ネットに至るまでに検出した
Ｐｃｈ　−Ｔｒｓ ＤＮ：同様にＶＳＳを起点として出力信号ネットに至る
までに検出したＮｃｈ　−Ｔｒ） ある出力信号ネットに接続するＤＰ、ＤＮがそれぞれ１
個になるまで上記の変換を繰返した後、Ｐ側、Ｎ側の論
理回路を比較する。

一致した場合、Ｎ側から変換した回路の最終段を反転す
る。一致しない場合は、３−ステート（Ｓｔａｔｅ　）
素子を生成する。

インバータの場合はＡＮＤ　、ＯＲ回路は生成されない
ので１人力ＮＡＮＤ素子を生成する。

第１０図にその変換例を図示してあり、図（Ａ）の回路
を認識する際、左のトランジスタａ、ｂはＰ−ｃｈで直
列なのでここで一つのＯＲを発生する。又、下方のトラ
ンジスタｅ、ｆはＮ−ｃｈで且つ並列なので同様にＯＲ
である。従って、図（Ｂ）のようになり、ここでトラン
ジスタｇ、ｈがＰ−ｃｈで並列なのでＡＮＤを発生し、
トランジスタｌ　＋にはＮ−ｃｈで直列なのでＯＲを発
生し、図（Ｃ）のようになる。このように、Ｐ−ｃｈ、
　Ｎ−ｃｈで独自に認識して、設計された回路とＰ−ｃ
ｈ、　Ｎ−ｃｈが合っているか相補性をチ°ニックし、
それが合っていたら、最後に図（Ｃ）の右端のＰ−ｃｈ
、　Ｎ−ｃｈのトランジスタは入力共通でインバータに
なるから図（Ｄ）でインバータを発生し最終的な論理ゲ
ートに変換し、それがもとの回路と合っていれば正しい
論理ゲートと認識する。

〔発明が解決しようとする問題点〕

ところが、このような従来の論理ゲートの認識法では、
論理ゲートへの゛変換が複雑で手間がかかり、大規模回
路においては、処理時間の点で問題があった。

〔問題点を解決するための手段〕

本発明においては、トランジスタレベルの回路を論理ゲ
ートレベルの回路に変換するための新規な方法であって
、トランジスタレベルの回路の接続を追跡してトランジ
スタ回路を１個の論理ゲートを構成するトランジスタ群
を１グループとなるようにまとめ、各グループ毎に出力
ノードに関して集められたトランジスタ群と分岐ノード
に関して集められたトランジスタ群とに分けて接続情報
をマトリクスに格納し、その接続の認識を行なうにあた
り、マトリクスに数値を割当て、実際のマトリクス内で
ノードの番号が入っているところの番号をすべて加え、
この番号により、予め作製しておいたテーブルを参照し
て構成している回路を認識するようにする。

第９図に本発明概念の説明のために、系統的説明図を示
している。先ず、ＬＳＩの製造のための何枚ものマスク
パターンデータから、各層の各パターン間の重なりや位
置関係を調べ（トランジスタ回路抽出ルーチン）、トラ
ンジスタレベルの回路を抽出する。次に、抽出された各
トランジスタ間の接続（直列、並列等）を調べ論理回路
レベルに変換しく論理回路構成ルーチン）、回路設計に
おける論理接続データファイルの情報と比較照合して（
比較照合ルーチン）、マスクパターンの設計エラーを検
出する。

本発明は特にこの論理回路構成ルーチンの改善に関する
ものであり、先ず、トランジスタの接続を追跡してトラ
ンジスタを１個の論理回路を構成するようにグループ化
する。

なおトランジスタのグループ化の手法は本発明において
限定的なものではなく、要は抽出されたトランジスタ回
路を１個の論理ゲートを構成するトランジスタ群を１グ
ルｉプとなるようにまとめれば良い。

以下に、従来のようにトランジスタの接続が直列か並列
かを認識することなく、トランジスタの接続を追跡して
トランジスタをグループ化して１つのグループの接続を
１度にみることを可能とする本発明に好適な手法を示す
。即ち、トランジスタ群のグループ化のために、接続を
追跡するにあたり、まず各トランジスタ回路の配線部の
等電位部分（部下ノードと称する）の種別を次の４種類
のうちのどれにあたるかを判別する。

■電源ノード 電源（ＶＤＤ）、グランド（ＶＳＳ）につながるノード ■出力ノード 論理ゲートの出力となるノード、即ち、ＣＭＯ３のの場
合、Ｐ−ｃｈ、　Ｎ−ｃｈの両方のトランジスタのソー
ス／ドレインにつながるノードである。

■分岐ノード ３個以上のトランジスタのソース／ドレインにつながる
ノード ■接続ノード 上記■■■以外のすべてのノード このように、各ノードの種別を決定した後、トランジス
タを追跡してグループ化を行なう。

トランジスタを追跡する方法としては、先ず、トランジ
スタのソース／ドレインが電源ＶＤＤ（高位）又はＶＳ
Ｓ（低位）となっているトランジスタに注目し、そのＶ
ＤＤまたはＶＳＳのノードを出発点としてトランジスタ
のソース／ドレインをたどって追跡を行なう。あるＶＤ
Ｄ又はＶＳＳから追跡を始めた場合、その追跡が終了す
る条件としては次の２つがある。

（１１追跡により出力ノードに到達した場合（２）追跡
により分岐ノードに到達した場合全てのＶＤＤ又はＶＳ
Ｓからの追跡により得られたトランジスタの接続情報は
最後に到達したノード番号に関して集められる。この中
から（２）の終了条件により分岐ノードに関して集めら
れたトランジスタ群があれば、更にそのノードを出発点
としてまだ追跡されていないトランジスタについて同様
に追跡を行なう。

以上の処理を繰返してすべてのトランジスタがｆｌ）の
終了条件により出力ノードに関して集められれば追跡を
終了する。こうして、それぞれの出力ノードに関して集
められたトランジスタ群が１つのグループであり、即ち
、これが１１１１の論理ゲートを構成している。第３図
に以上のトランジスタのグループ化をフローチャートで
表している。

次に、このようにグループ化されたトランジスタ群の接
続の認識が行ない易いように、分岐ノード、出力ノード
についてそれらがどのようになっているかを格納してお
く。

この格納方法としては、分岐ノードに関して集められた
トランジスタ群は分岐ノード用マトリクスに（ｉ行ｊ列
のマトリクス）、出力ノードに関して築められたトラン
ジスタ群は出力ノード用マトリクス（ｉｌ　行ｊ゛列の
マトリクス）の２種に別けて格納する。（ここで１％　
Ｊ％　　１’　、Ｊ″は設計された回路にもとすき設定
しておく）格納していく方法としては、１個の電源ノー
ドｖｓｓ、　　ｖｏｏより追跡して得られたトランジス
タのゲート番号を行（或いは列）方向に格納していくこ
とが基本となる。ただし、一度分岐ノードに集められ、
そこから再び追跡を行なっている場合はその分岐ノード
の番号を入れてお（。第２図（Ａ）に分岐ノードの場合
、（Ｂ）に出力ノードの場合について以上のトランジス
タの接続格納方法をフローチャートで表している。

分岐ノードに関して集められているトランジスタは＋　
　（３≦ｉ）行ｊ列のマトリクスに格納されているため
、この中にどのよう格納されているかを認識するため、
マトリクスに数値を割当て、実際のマトリクス内でノー
ドの番号が入っているところの番号をすべて加え、この
番号により予め作製しておいたテーブルを参照して構成
している回路を認識する。一方、出力ノードに関して集
められているトランジスタはｆ°行ｊ”列のマトリクス
に格納されているが、これも同様にマトリクスに数値を
割当てておき、実際のマトリクス内でノードの番号が入
っているところの番号をすべて加え、この番号により予
め作製しておいたテーブルを参照して構成している回路
を認識する。以上のトランジスタの接続認識フローチャ
ートを第１図に表している。

〔作用〕

本発明の方法によれば、従来のようにトランジスタの接
続が直列か並列かを認識することなく、上記手法でトラ
ンジスタの接続を追跡してトランジスタ回路をそれぞれ
１個の論理ゲートを構成するようにグループ化し、その
後各グループ毎にグループ内のトランジスタの接続を分
岐ノード、出力ノードの２種に分けてマトリクスに格納
すると共にマトリクスに数値を割当ておき、実際のマト
リクス内で、ノードの番号が入っているところの番号を
すべて加え、この番号により予め作製しておいたテーブ
ルを参照して構成している回路を認識するので接続の認
識を迅速に行なうことができる。

〔実施例〕

以下、より詳細に本発明を説明するために、第４図のＣ
ＭＯＳ構成の回路について、トランジスタを追跡し本発
明の方法でその結果を格納する例を示す。

まず、トランジスタの追跡例を示にあたり、トランジス
タの接続を追跡してトランジスタを１個の論理回路を構
成するようにグループ化する手法例を示す。

その際、ここではトランジスタの接続を追跡してトラン
ジスタをグループ化する前述の第３図のグループ化の手
法を用いる。

第４図において、Ｔｒｉ〜１０はトランジスタを示し、
各部に示した数字はノード番号であり、Ｐ−ｃｈのトラ
ンジスタのゲートノードに１〜４および６を附し、Ｎ−
ｃｈのトランジスタのゲートノードに１〜４および６を
附し、さらに、これらのトランジスタの接続配線ノード
に５〜９を附している。

またＶＤＤは高位の電源ノード、ＶＳＳは低位の電源ノ
ードを表す。

各トランジスタの接続とＰ−ｃｈ、　Ｎ−ｃｈの別を第
５図の表に示している。また、第６図に前述のノードの
種別と対応して第４図のノード番号を示している。

最初にトランジスタのソース／ドレインがＶＤＤ又はＶ
ＳＳを持つものとしてＴｒｉ、Ｔｒ２．Ｔｒ３．Ｔｒ５
．Ｔｒ８゜↑ｒ９．　Ｔｒｉｏが選ばれる。このうちＴ
ｒｉ、Ｔｒ２．Ｔｒ３はすべて分岐ノード５に、またＴ
ｒ５及びＴｒ８からたどって得られるＴｒ７．Ｔｒ６は
出力ツードロに集まり、さらにＴｒ９．　ＴｒｌＯは出
力ノード９に集り、それぞれ１グループを形成する。之
れで最初の追跡は終了する。次に分岐ノード５から同様
に追跡を行なうとＴｒ４をたどって出力ツードロに到達
するため、分岐ノード５に関して集められていたＴｒｉ
　＋　Ｔｒ２．　Ｔｒ３とここで追跡したＴｒ４も出力
ツードロのグループに加える。こうして、出力ツードロ
と９に関してそれぞれのトランジスタが集められる。こ
のように出力ノードに関して集められたトランジスタ群
が１個の論理ゲートを構成しているため、これらのグル
ープ毎の接続を認識すれば論理ゲートに変換できる。

次に、前記の格納方法を通用して、各トランジスタを第
７図に示すように格納する。

格納方法としては、１個のＶＤＤ又はＶＳＳより追跡し
て得られたトランジスタのゲート番号を行方向に格納し
ていくことを基本とする。但し、一度分岐ノードヘ集め
られ、そこから再び追跡を行なっている場合はその分岐
ノードの番号を入れておく。

第７図（ａ）において、まず分岐ノード５に関して集め
られるトランジスタはＴｒｉ、Ｔｒ２．Ｔｒ３で、その
トランジスタの各ゲート番号が格納されている。ここで
は３本のＶＤＤから追跡されているため、３行が使われ
ている。次に出力ツードロに関して集められているトラ
ンジスタは、Ｐ−ｃｈ側では分岐ノード５に関して集め
られているトランジスタ群とＴｒ４である。そのためこ
こでは、第７図（ｂ）のようにその分岐ノードの番号５
とＴｒ４のゲートのノード番号４が入れられる。Ｎ−ｃ
ｈ側は１本のＶＳＳからＴｒ５が、もう１本のＶＳＳか
らＴｒ８．　Ｔｒ７．　Ｔｒ６が追跡されるため、２行
用いて各トランジスタのゲート番号か格納される。出力
ノード９に関して集められるトランジスタへの格納も同
様であり第７図（ｃ）のようにゲート番号６が入られる
。

なお、ここでトランジスタＴｒ９．　ＴｒｌＯのゲート
は出力ツードロと接続しているから該ノード番号６をゲ
ート番号としている。

次に、それぞれ各グループ内のトランジスタの接続を予
め登録したテーブルを参照することにより認識し、論理
ゲートに変換する。

分岐ノードに関して築められているトランジスタは３行
２列のマトリクスに格納されているため、この中にどの
よう格納されているかを認識するためマトリクスに第８
図のような数値２ｎ　　（ｎ−１，２，−）を割当、実
際のマトリクス内でノードの番号が入っているところの
番号をすべて加え、この番号により、予め作製しておい
たテーブルを参照して構成している回路を認識する。

第７図（ａ）の分岐ノード（ノード番号５）のマトリク
スの例では、該マトリクスにｉ８図（Ａ）のように、（
１，２）−１、（２，１）−２、（３，１）−４、（３
，２）−８を割当てる（但し、（行１列）を表すものと
する）。ここで、（１，１）及び（２，１）には数値が
割当ててない（−０）が、この２つには接続ノードの定
義上必ずノード番号が入る為、判断する必要がない。従
って、第７図（ａ）の場合、（１，１）、（２゜１）、
（３，１）にそれぞれゲート番号１，２゜３のトランジ
スタが入っているが、割当てられた数値は（１，１）−
０、（２，１）−０、（３゜１）＝４であるから、これ
らを加算すると数値が４となる為、テーブル４の所を参
照し、構成する回路を認識する。

一方、出力ノードに関して集められているトランジスタ
は第７図（ｂ）の４行４列のマトリクスに格納されてい
るが、これも同様に、第８図（Ｂ）のような数値を割当
て認識を行なう。ここでは値の設定されていない箇所が
多くあるが、このうち（２，４）　（３，３）　（３，
４）　（４，２）　（４、３）　　（４，４）について
は論理ゲートを４人力までとした場合、これに格納され
ることはない為、予め与えていない。その他の（１，１
）（２，１）（１，４）については、格納されることが
あるが、これもすべて考慮すると作製しなければならな
いテーブルが１０２４行になってしまう。そのため、第
８図（Ｂ）の方法により認識を行なう前に次のような場
合を分けて行なっている。

（ｉ）（１，１）＝０の場合 マトリクスないにトランジスタは格納されていない。

（ｉｉ）（１，１）≠０、 （１，２）−（′２．１）−０の場合 即ち、（１，１）にしか格納されていない。普通これは
インバータである。

（ｉｉｉ　）　　（１、１）≠０１（１，２）≠０、（
２，１）−０の場合 即ち、１行目にしか格納されていない。この場合は、（
１，３）及び（１，４＞を見ることによりいくつトラン
ジスタがあるかを認識する。

（ｉｖ）　　（１，１）≠０、（２，１）≠Ｏの場合こ
の場合にのみ第８図ＣＢ）の方法により接続を認識する
。

例えば、第７図（ｂ）のＮＣｈ側を見ると、ゲート１　
号１〜４の４つのトランジスタが入っているので、対応
する第８図のマトリクスに割当てた数値をすべて加算す
ると４＋８−１２となるから、テーブルの１２の所をみ
るとどんな回路かがわかる。

このように、出力ノードに集められたマトリクスの接続
を認識したとき、その中に分岐ノードの番号が含まれる
場合には、その分岐ノードについて得られている接続も
考慮して論理ゲートに変換する。

なお、ここではＣＭＯＳの場合について示したが、他の
回路についても全く同様に本発明を通用できる〔発明の
効果〕 以上のように、本発明によれば、トランジスタレベルの
回路の接続を追跡してトランジスタ回路を１個の論理ゲ
ートを構成するトランジスタ群を１グループとなるよう
にまとめ、各グループ毎に出力ノードに関して集められ
たトランジスタ群と分岐ノードに関して集められたトラ
ンジスタ群とに分けて接続情報をマトリクスに格納し、
その接続の認識を行なうにあたり、マトリクスに数値を
割当、実際のマトリクス内でノードの番号が入っている
ところの番号をすべて加え、この番号により、予め作製
しておいたテーブルを参照して構成している回路を認識
するので、接続の認識が行ない易い利点があり、テーブ
ルを参照して論理ゲートに変換する処理が容易であり、
その所要時間が短縮できるという効果がある。

【図面の簡単な説明】

第１図は本発明のトランジスタの接続認識フローチャー
トを示す図、第２図（Ａ）（Ｂ）は本発明の実施例のト
ランジスタの接続格納フローチャートを示す図、第３図
は本発明の実施例のトランジスタのグループ化のフロー
チャートを示す図、第４図は本発明の詳細な説明するた
めのトランジスタ回路図、第５図は第４図のトランジス
タの接続図、第６図は第４図のノードの種別を示す図、
第７図（ａ）（ｂ）（ｃ）は本発明の実施例のマトリク
スを示す図、第８図（Ａ）（Ｂ）はそれぞれ分岐ノード
に関するマトリクスの認識図及び出力ノートに関するマ
トリクスの認識図、第９図はマスクパターンの検査方法
の系統図、第１０図は従来例の説明図である。 主な符号 １〜９・・・ノード

Claims (1)

1. 【特許請求の範囲】 マスクパターンデータから、各層の各パターン間の重な
   りや位置関係を調べることによりトランジスタレベルの
   回路を抽出し、該トランジスタレベルの回路の接続を認
   識して論理ゲートに変換し、論理接続データファイルの
   情報と比較してマスクパターンの検査を行なうマスクパ
   ターンの検査方法において、 トランジスタレベルの回路の接続を追跡してトランジス
   タ回路を１個の論理ゲートを構成するトランジスタ群を
   １グループとなるようにまとめ、各グループ毎に出力ノ
   ードに関して集められたトランジスタ群と分岐ノードに
   関して集められたトランジスタ群とに分けて接続情報を
   マトリクスに格納し、その接続の認識を行なうにあたり
   、マトリクスに数値を割当、実際のマトリクス内でノー
   ドの番号が入っているところの番号をすべて加え、この
   番号により、予め作製しておいたテーブルを参照して構
   成している回路を認識することを特徴とするマスクパタ
   ーンの検査方法。