JPS6288324A - マスクパタ−ンの検査方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔楯要〕 ＬＳＩ等のマスクパターンを電子計算機で検査する方法
において、トランジスタレベルの回路を論理ゲートレベ
ルの回路に変換する際、１個の論理ゲートを構成するよ
うにトランジスタをグループ化し、該１グループ毎に出
力ノードに集められたトランジスタ群と分岐ノードに集
められたトランジスタ群とに分けてトランジスタの接続
情報を格納することにより、接続が容易に認識できるよ
うにすると共に、予め登録しであるテーブルを参照して
論理ゲートに変換するに要する時間を短縮する。

〔産業上の利用分野〕

本発明はＬＳＩ等のマスクパターンを電子計算機を用い
て検査する方法に係り、特に、Ｉ・ランジスタレベルの
回路を論理ゲートレベルの回路に変換する方法において
トランジスタの接続情報を格納する方法に関する。

〔従来の技術〕

ＬＳＩはマスクパターンに多くの矩形や多角形を形成し
、それを何枚か用いて、ウェハ上に各種のパターンを形
成する。このマスクパターン設計には、人手の介入も多
い為、パターンのレイアウトミスの混入は避けられない
ものとなっている。

そのため、従来計算機によるマスクパターンの検査がよ
く行なわれている。

該マスクパターンの検査を行なう方法としては、マスク
パターンの重なりや位置関係を調べることにより、ｌ・
ランジスタレベルの回路を復元し、それを論理ゲートレ
ベルの回路に変換して、元の設計回路と比較する方法が
用いられる。

従来、トランジスタレベルから論理ゲートレベルに変換
するには、トランジスタが直列に並んでいるか並列に並
んでいるかにより論理ゲートがＡＮＤ系かＯＲ系か（ｐ
−ｃｈとＮ−ｃｈでは逆）と認識していた。

従来の論理ゲー日忍織はＰ側、Ｎ側をそれぞれ独立に次
の規則に従って、ＡＮＤ　１０Ｒ変換する。

Ｐ側ニジリーズ接続ＤＰ→ＯＲ回路＋ＤＰパラレル接続
ＤＰ−へＮＤ回路＋ＤＰ Ｎ側：　ＡＮＤとＯＲが、Ｐ側と逆 （但し、ＤＰ：ＶＤＤを起点としてＴｒのソース７１１
４７間接続をたどり出力信号ネットに至るまでに検出し
たｐ−ｃｈ−Ｔｒ　、　Ｄ　Ｎ　：同様にＶＳＳを起点
として出力信号ネットに至るまでに検出したｎ−ｃｈ−
Ｔｒ） ある出力信号ネットに接続するＤＰ、ＤＮがそれぞれ１
個になるまで上記の変換を繰返した後、Ｐ側、Ｎ側の論
理回路を比較する。

一致した場合、Ｎ側から変換した回路の最終段を反転す
る。一致しない場合は、３−ステート（Ｓｔａｔｅ　）
素子を生成する。

インバータの場合はＡＮＤ　、ＯＲ回路は生成されない
ので１人力ＮＡＮＤ素子を生成する。

第８図にその変換例を図示してあり、図（Ａ）の回路を
認識する際、左のトランジスタａ、ｂはＰ−ｃｈで直列
なのでここで一つのＯＲを発生する。又、下方のトラン
ジスタｅ、ｆはＮ−ｃｈで且つ並列なので同様にＯＲで
ある。従って、図（Ｂ）のようになり、ここでトランジ
スタｇ＋ｌＩがＰ−ｃｈで並列なのでＡＮＤを発生し、
トランジスタ］　＋にはＮ−ｃｈで直列なのでＯＲを発
生し、図（Ｃ）のようになる。このように、Ｐ−ｃｈ、
　Ｎ−ｃｈで独自に認識して、設計された回路とＰ−ｃ
ｈ、　Ｎ−ｃｈが合っているか相補性をチェックし、そ
れが合っていたら、最後に図（Ｃ）の右端のＰ−ｃｈ、
　Ｎ−ｃｈのトランジスタは入力共通でインバータにな
るから図（Ｄ）でインバータを発生しく５） 最終的な論理ゲートに変換し、それかもとの回路と合っ
ていれば正しい論理ゲートと認識する。

〔発明が解決しようとする問題点〕

ところが、このような従来の論理ゲートの認識法では、
論理ゲートへの変換が複雑で手間ががかり、大規模回路
においては、処理時間の点で問題があった。

ｃ問題点を解決するための手段〕 本発明はトランジスタレベルの回路を論理ゲートレベル
の回路に変換する場合に、抽出されたトランジスタの接
続を追跡してトランジスタ回路を１個の論理ゲートを構
成するトランジスタ群を１グループとなるようにまとめ
ると共に、各グループの出力ノードに関して集められた
トランジスタと分岐ノードに関して集められたトランジ
スタとに分けてそれぞれ接続情報をマトリクスに格納し
、その後グループ内のトランジスタの接続を予め登録し
であるテーブルを参照することにより論理ゲートに変換
し、論理接続データファイルの情報と比較しマスクパタ
ーンの検査をするようにする第７図に本発明概念の説明
のために、系統的説明図を示している。先ず、ＬＳＩの
製造のための何枚ものマスクパターンデータから、各層
の各パターン間の重なりや位置関係を調べ（トランジス
タ回路抽出ルーチン）、トランジスタレベルの回路を抽
出する。次に、抽出された各トランジスタ間の接続（直
列、並列等）を調べ論理回路レベルに変換しく論理回路
構成ルーチン）、回路設計における論理接続データファ
イルの情報と比較照合して（比較照合ルーチン）、マス
クパターンの設計エラーを検出する。

本発明は特にこの論理回路構成ルーチンの改善に関する
ものであり、先ず、トランジスタの接続を追跡してトラ
ンジスタを１ｉＴＩＡの論理回路を構成するようにグル
ープ化する。

なおトランジスタのグループ化の手法は一例であり、本
発明において限定的なものではなく、要は抽出されたト
ランジスタ回路を１個の論理ゲートを構成するトランジ
スタ群を１グループとなるランジスタの接続を追跡して
トランジスタを１個の論理回路を構成するようにグルー
プ化する手法例を示す。

例えばその際、従来のようにトランジスタの接続が直列
か並列かを認識することなく、以下の手法でトランジス
タの接続を追跡してトランジスタをグループ化して１つ
のグループの接続を１度にみることを可能とする。即ち
、トランジスタ群のグループ化のために、接続を追跡す
るにあたり、まず各トランジスタ回路の配線部の等電位
部分（以下ノードと称する）の種別を次の４種類のうち
のどれにあたるかを判別する。

■電源ノード 電源（ＶＤＤ）、グランド（ＶＳＳ）につながるノード ■出力ノード 論理ゲートの出力となるノード、即ち、ＣＭＯ３のの場
合、Ｐ−ｃｈ、　Ｎ−ｃｈの両方のトランジスタのソー
ス／ドレインにつながるノードである。

■分岐ノード ３個以上のトランジスタのソース／ドレインにつながる
ノード ■接続ノード 上記■■■以外のすべてのノード このように、各ノードの種別を決定した後、トランジス
タを追跡してグループ化を行なう。

トランジスタを追跡する方法としては、先ず、トランジ
スタのソース／ドレインが電源ＶＤＤ（高位）又はＶＳ
Ｓ（低位）となっているトランジスタに注目し、そのＶ
ＤＤまたはＶＳＳのノードを出発点としてトランジスタ
のソース／ドレインをたどって追跡を行なう。あるＶＤ
Ｄ又はＶＳＳから追跡を始めた場合、その追跡が終了す
る条件としては次の２つがある。

（１）追跡により出力ノードに到達した場合（２）追跡
により分岐ノードに到達した場合全てのＶＤＤ又はＶＳ
Ｓからの追跡により得られたトランジスタの接続情報は
最後に到達したノード番号に関して集められる。この中
がら（２）の終了条件により分岐ノードに関して集めら
れたトランジスタ群があれば、更にそのノードを出発点
としてまだ追跡されていないトランジスタについて同様
に追跡を行なう。

以上の処理を繰返してすべてのトランジスタが（１１の
終了条件により出力ノードに関して集められれば追跡を
終了する。こうして、それぞれの出力ノードに関して集
められたトランジスタ群が１つのグループであり、即ち
、これが１個の論理ゲートを構成している。第６図に以
上のトランジスタのグループ化をフローチャートで表し
ている。

本発明は、このようにグループ化されたトランジスタ群
の接続の認識が行ない易いように、分岐ノード、出力ノ
ードについてそれらがどのようになっているかを格納し
ておく点に特徴がある。

この格納方法としては、分岐ノードに関して集められた
トランジスタ群は分岐ノード用マトリクスに（１行ｊ列
のマトリクス）、出力ノードに関して集められたトラン
ジスタ群は出力ノード用マトリクス（Ｌ’行ｊ゛列のマ
トリクス）の２種に別けて格納する。（ここでｉ、ｊ、
ｔｌ　、ｊ’　の値は設計された回路にもとずき決定し
ておく。）マトリクスに格納していく方法としては、１
個の電源ノードＶＳＳ、　　ＶＤＤより追跡して得られ
たトランジスタのゲート番号を行（或いは列）方向に格
納していくことが基本となる。ただし、一度分岐ノード
に集められ、そこから再び追跡を行なっている場合はそ
の分岐ノードの番号を入れておく。第１図（Ａ）に分岐
ノードの場合、（Ｂ）に出力ノードの場合についてトラ
ンジスタの接続格納処理をフローチャートで表している
。

〔作用〕

本発明の方法によれば、従来のようにトランジスタの接
続が直列か並列かを認識することなく、上記手法でトラ
ンジスタの接続を追跡してトランジスタ回路をそれぞれ
１個の論理ゲートを構成するようにグループ化し、その
後各グループ毎にグループ内のトランジスタの接続を分
岐ノード、出力ノードの２種に分けてそれぞれマトリク
スに格納しておくので接続状態を認識し易く、予め登録
しであるテーブルの参照上有利である。

〔実施例〕

以下、より詳細に本発明を説明するために、第２図のＣ
ＭＯ３構成の回路について、トランジスタを追跡し本発
明の方法でその結果を格納する例を示す。

まず、トランジスタの追跡例をｋあたり、トランジスタ
の接続を追跡してトランジスタを１個の論理回路を構成
するようにグループ化する手法例を示す。

その際、ここではトランジスタの接続を追跡してトラン
ジスタをグループ化する前述のグループ化の手法を用い
る。

第２図において、Ｔ　ｒ　１〜１０はトランジスタを示
し、各部に示した数字はノード番号であり、Ｐ−ｃｈの
トランジスタのゲートノードに１〜４及び６を附し、Ｎ
−ｃｈのトランジスタのゲートノードに１〜４及び６を
附し、さらに、これらのトランジスタの接続配線ノード
に５〜９を附している。またＶＤＤは高位の電源ノード
、ＶＳＳは低位の電源ノードを表す。

各トランジスタの接続とＰ−ｃｈ、　Ｎ−ｃｈの別を第
３図の表に示している。また、第４図に前述のノードの
種別と対応して第２図のノード番号を示している。

最初にトランジスタのソース／ドレインがＶＤＤ又はＶ
ＳＳを持つものとしてＴｒｌ、Ｔｒ２＋Ｔｒ３＋Ｔｒ５
＋Ｔｒ８＋Ｔｒ９．ＴｒｌＯが選ばれる。このうちＴｒ
ｉ　、　Ｔｒ２．　Ｔｒ３はすべて分岐ノード５に、ま
たＴｒ５及びＴｒ８からたどって得られるＴｒ７．　Ｔ
ｒ６は出力ツードロに集まり、さらにＴｒ９．Ｔｒｉｏ
は出力ノード９に集り、それぞれ１グループを形成する
。これで最初の追跡は終了する。次に分岐ノード５から
同様に追跡を行なうとＴｒ４をたどって出力ツードロに
到達するため、分岐ノード５に関して集められていたＴ
ｒｉ、　Ｔｒ２．　Ｔｒ３とここで追跡したＴｒ４も出
力ツードロのグループに加える。こうして、出力ツード
ロと９に関してそれぞれのトランジスタが集められる。

このように出力ノードに関して集められたトランジスタ
群が１個の論理ゲートを構成しているため、これらのグ
ループ毎の接続を認識すれば論理ゲートに変換できる。

次に、本発明における格納方法を適用して、各トランジ
スタを第５図に示すように格納する。

格納方法としては、１個のＶＤＤ又はＶＳＳより追跡し
て得られたトランジスタのゲート番号を行方向に格納し
ていくことを基本とする。但し、一度分岐ノードヘ集め
られ、そこから再び追跡を行なっている場合はその分岐
ノードの番号を入れておく。

第５図（ａ）において、まず分岐ノード５に関して集め
られるトランジスタはＴｒｉ　、　Ｔｒ２．　Ｔｒ３で
、そのトランジスタの各ゲート番号が格納されている。

ここでは３本のＶＤＤから追跡されているため、３行が
使われている。次に出力ツードロに関しく１４） て集められているトランジスタは、Ｐ−ｃｈ側では分岐
ノード５に関して築められているトランジスタ群とＴｒ
４である。そのためここでは、第５図（ｂ）のようにそ
の分岐ノードの番号５とＴｒ４のゲートのノード番号４
が入れられる。Ｎ−ｃｈ側は１本のＶＳＳからＴｒ５が
、もう１本のＶＳＳからＴｒ８．Ｔｒ７．Ｔｒ６が追跡
されるため、２行用いて各トランジスタのゲート番号が
゛格納される。出力ノード９に関して集められるトラン
ジスタへの格納も同様であり第５図（Ｃ）のようにゲー
ト番号６が入られる。

なお、ここでトランジスタＴ　ｒ　９　＋　Ｔ　ｒ　１
０のゲートは出力ツードロと接続しているから該ノード
番号６をゲート番号としている。

このように、トランジスタレベルの回路を１１固の論理
ゲートを構成するトランジスタ群を１グループになるよ
うにまとめ、各グループ毎に出力ノードに関して集めら
ているトランジスタと分岐ノードに関して集められてい
るトランジスタにわけて格納し、それぞれ各グループ内
のトランジスタの接続を予め登録したテーブルを参照す
ることにより論理ゲートに変換し、先に説明した第６図
の系統図のように論理接続データファイルの情報と比較
しマスクパターンの設計エラーをチェックする。

なお、ここではＣＭＯ３の場合について説明したが、他
の回路についても同様に本発明を適用できる〔発明の効
果〕 以上のように、本発明によれば、トランジスタレベルの
回路の接続を追跡してトランジスタ回路を１個の論理ゲ
ートを構成するトランジスタ群を１グループとなるよう
にまとめ、各グループ毎に出力ノードに関して集められ
たｌ・ランジスタ群と分岐ノードに関して集められたト
ランジスタ群とに分けて接続情報を格納したので、接続
の認識が行ない易い利点があり、予め登録しであるテー
ブルを参照して論理ゲートに変換する処理が容易であり
、その所要時間も短縮できるという効果がある。

【図面の簡単な説明】

第１図（Ａ）、　　（Ｂ）は本発明のトランジスタの接
続格納フローチャート、第２図は本発明の詳細な説明す
るための回路図、第３図は第２図の回路図のトランジス
タの接続図、第４図は第２図の回路のノードの種別を示
す図、第５図（ａ）。 （ｂ）及び（Ｃ）は本発明の実施例で第２図のトランジ
スタの追跡結果得られた接続状態を格納した例を示す図
、第６図はトランジスタのグループ化の例を示すフロー
チャート、第７図はマスクパターンの検査方法の系統図
、第８図は従来例の説明図である。 主な符号 １〜９・・・ノード

Claims (2)

【特許請求の範囲】
1. （１）マスクパターンデータから、各層の各パターン間
   の重なりや位置関係を調べることによりトランジスタレ
   ベルの回路を抽出し、該トランジスタレベルの回路の接
   続を認識して論理ゲートに変換し、論理接続データファ
   イルの情報と比較してマスクパターンの検査を行なうマ
   スクパターンの検査方法において、 該トランジスタレベルの回路の接続を認識して論理ゲー
   トに変換するために、抽出されたトランジスタ回路を追
   跡し、１個の論理ゲートを構成するトランジスタ群を１
   グループとなるようにまとめると共に、各グループの出
   力ノードに関して集められたトランジスタと分岐ノード
   に関して集められたトランジスタとに分けてそれぞれ接
   続情報をマトリクスに格納することを特徴とするマスク
   パターンの検査方法。
2. （２）前記接続情報をマトリクスに格納する際、１個の
   電源ノード（Ｖ＿Ｓ＿Ｓ、Ｖ＿Ｄ＿Ｄ）より追跡して得
   られたトランジスタのゲート番号を行（或いは列）方向
   に格納して行くことを基本とし、一度分岐ノードに集め
   られ、そこから再び追跡を行なっている場合はその分岐
   ノードの番号を入れておくことを特徴とする特許請求の
   範囲第１項記載のマスクパターンの検査方法。