JPS626533A - Ｃｍｏｓインバ−タ - Google Patents
Ｃｍｏｓインバ−タInfo
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- JPS626533A JPS626533A JP61150624A JP15062486A JPS626533A JP S626533 A JPS626533 A JP S626533A JP 61150624 A JP61150624 A JP 61150624A JP 15062486 A JP15062486 A JP 15062486A JP S626533 A JPS626533 A JP S626533A
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- 238000010168 coupling process Methods 0.000 claims description 4
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- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、０ＭＯ３技術により、すなわち相補型の絶
縁ゲート形電界効果トランジスタによって構成されたイ
ンバータに関するものである。
縁ゲート形電界効果トランジスタによって構成されたイ
ンバータに関するものである。
［従来技術］
Ｄ Ｅ −Ａ ３００８２８０号公報には２個のトラン
ジスタ、すなわちｐ−チャンネルトランジスタとｎチャ
ンネルトランジスタとを備えたインバータが記載されて
いる。２ａｌのトランジスタの被制御電流路は電源の正
端子と負端子との間に直列に接続されている。被制御電
流路の接続点はインバータ出力を形成している。ｎチャ
ンネルトランジスタのゲートは第１のキャパシタを通っ
てインバータ入力に接続されている。ｎチャンネルトラ
ンジスタは第１の電流ミラーの出力トランジスタである
。
ジスタ、すなわちｐ−チャンネルトランジスタとｎチャ
ンネルトランジスタとを備えたインバータが記載されて
いる。２ａｌのトランジスタの被制御電流路は電源の正
端子と負端子との間に直列に接続されている。被制御電
流路の接続点はインバータ出力を形成している。ｎチャ
ンネルトランジスタのゲートは第１のキャパシタを通っ
てインバータ入力に接続されている。ｎチャンネルトラ
ンジスタは第１の電流ミラーの出力トランジスタである
。
ｎチャンネルトランジスタのゲートは直接インバータ入
力に接続されて、また高い値の抵抗を通してインバータ
出力に接続されている。
力に接続されて、また高い値の抵抗を通してインバータ
出力に接続されている。
この先行技術のインバータにおいては、２個のトランジ
スタの直流動作点はトランジスタに容量的に結合した入
力信号によって設定されている。
スタの直流動作点はトランジスタに容量的に結合した入
力信号によって設定されている。
したがって、下限遮断周波数は容量結合の時定数によっ
て決定される。さらにパルス経路の後で、もう一方のパ
ルス縁が時定数によって決定された時間内に後続しない
限りは、そのインバータ出力は電源電圧の約半分に等し
いレベルの状態をとる。
て決定される。さらにパルス経路の後で、もう一方のパ
ルス縁が時定数によって決定された時間内に後続しない
限りは、そのインバータ出力は電源電圧の約半分に等し
いレベルの状態をとる。
先行技術のインバータはそれを通過する入力信号に対応
した安定な出力レベルを有していない。
した安定な出力レベルを有していない。
〔発明の解決すべき問題点］
それ故、この発明の目的は、一方では、下限遮断周波数
が抵抗および／あるいは容ａ１Ｍを増加することなく低
下でき、また他方では、スイッチンブタイムが高い周波
数で増加されず、入力信号不在の時でさえ出力において
２個の２進レベルのうち１つが常に存在しているように
先行技術インバータを改善することである。
が抵抗および／あるいは容ａ１Ｍを増加することなく低
下でき、また他方では、スイッチンブタイムが高い周波
数で増加されず、入力信号不在の時でさえ出力において
２個の２進レベルのうち１つが常に存在しているように
先行技術インバータを改善することである。
［問題点解決のための手段］
この目的は、インバータ入力端子と、インバータ出力端
子と、ｎ−チャンネルＣＭＯＳの第２のトランジスタで
ある出力トランジスタを備え駆動入力を有している第１
の電流ミラーと、ｐ−チャンネルＣＭＯＳの第１のトラ
ンジスタである出力トランジスタを備え駆動入力を有し
ている第２の電流ミラーとを具備し、第１のトランジス
タと第２のトランジスタの被ｌｌｌ１ｌＩｌ′ｌＩｉ流
路は電源の正端子と負端子の間に直列に接続され、出力
端子が第１のトランジスタと第２のトランジスタの被制
御電流路の接続点に接続され、さらに、インバータ入力
を第２のトランジスタのゲートに接続している第１のキ
ャパシタと、インバータ入力を第１のトランジスタのゲ
ートに接続している！２のキャパシタと、駆動入力と第
１の１１流ミラーの駆動入力に駆動電流を出力する電流
出力とを有する第３の電流ミラーと、第３の電流ミラー
に駆動電流を出力する第１の電流出力と前記第２の電流
ミラーに駆動電流を出力する第２の電流出力とを有する
基準電流ミラーと、第２のトランジスタのゲートを第１
の電流ミラーの駆動入力に結合する第１の抵抗装置と、
第１のトランジスタのゲートを第２の電流ミラーの駆動
入力に結合する第２の抵抗装置とを具備し、第１の電流
ミラーは出力レベルが第１のレベルのときに低出力電流
値をとり、出力レベルが第２のレベルのときに高出力電
流値をとり、一方第２の電流ミラーは出力レベルが第１
のレベルのときに高出力電流値をとり、出力レベルが第
２のレベルのときに低出力電流値をとるように第１の電
流ミラーと第２の電流ミラーの出力電流がインバータの
出力レベルに従って高と低の電流値の間で切換えられる
ＣＭＯＳインバータによって達成される。
子と、ｎ−チャンネルＣＭＯＳの第２のトランジスタで
ある出力トランジスタを備え駆動入力を有している第１
の電流ミラーと、ｐ−チャンネルＣＭＯＳの第１のトラ
ンジスタである出力トランジスタを備え駆動入力を有し
ている第２の電流ミラーとを具備し、第１のトランジス
タと第２のトランジスタの被ｌｌｌ１ｌＩｌ′ｌＩｉ流
路は電源の正端子と負端子の間に直列に接続され、出力
端子が第１のトランジスタと第２のトランジスタの被制
御電流路の接続点に接続され、さらに、インバータ入力
を第２のトランジスタのゲートに接続している第１のキ
ャパシタと、インバータ入力を第１のトランジスタのゲ
ートに接続している！２のキャパシタと、駆動入力と第
１の１１流ミラーの駆動入力に駆動電流を出力する電流
出力とを有する第３の電流ミラーと、第３の電流ミラー
に駆動電流を出力する第１の電流出力と前記第２の電流
ミラーに駆動電流を出力する第２の電流出力とを有する
基準電流ミラーと、第２のトランジスタのゲートを第１
の電流ミラーの駆動入力に結合する第１の抵抗装置と、
第１のトランジスタのゲートを第２の電流ミラーの駆動
入力に結合する第２の抵抗装置とを具備し、第１の電流
ミラーは出力レベルが第１のレベルのときに低出力電流
値をとり、出力レベルが第２のレベルのときに高出力電
流値をとり、一方第２の電流ミラーは出力レベルが第１
のレベルのときに高出力電流値をとり、出力レベルが第
２のレベルのときに低出力電流値をとるように第１の電
流ミラーと第２の電流ミラーの出力電流がインバータの
出力レベルに従って高と低の電流値の間で切換えられる
ＣＭＯＳインバータによって達成される。
この発明のインバータは入力信号の前縁と後縁上では出
力パルス縁の急峻度は対称的であるという利点があり、
従って前縁と後繰上でインバータ内での信号の遅れは可
能な限り等しくされる。
力パルス縁の急峻度は対称的であるという利点があり、
従って前縁と後繰上でインバータ内での信号の遅れは可
能な限り等しくされる。
たとえ種々の電圧差が電圧比較装置入力に生じても、パ
ルスの前縁と後縁での信号の遅延差が非常に、小さいの
で、この発明のインバータは電圧比較装置として動作す
る差動増幅器の出力装置として有利に°使用することが
できる。
ルスの前縁と後縁での信号の遅延差が非常に、小さいの
で、この発明のインバータは電圧比較装置として動作す
る差動増幅器の出力装置として有利に°使用することが
できる。
［実施例］
この発明を添付の図面を参考にしてさらに詳細に説明す
る。
る。
第１図によると、インバータの２個のトランジスタであ
るｐ−チャンネルトランジスタｔｐとｎ −チャンネル
トランジスタｔｎは電源の正端子ｖｄと負端子ＶＳの間
に接続されている被制御Ｉ電流路を備えている。
るｐ−チャンネルトランジスタｔｐとｎ −チャンネル
トランジスタｔｎは電源の正端子ｖｄと負端子ＶＳの間
に接続されている被制御Ｉ電流路を備えている。
１１のキャパシタｃ１と第２のキャパシタＣ２はそれぞ
れインバータ入力ｅと２個のトランジスタのゲートとの
間に接続されており、従ってｐ−チャンネルトランジス
タｔｐもまた容量的にのみ駆動される。
れインバータ入力ｅと２個のトランジスタのゲートとの
間に接続されており、従ってｐ−チャンネルトランジス
タｔｐもまた容量的にのみ駆動される。
２個のトランジスタｔｐ、 ｔｎの動作点は第１の電流
ミラーＳ１、第２の電流ミラーＳ２、第３の電流ミラー
Ｓ３および基準電流ミラーｓｒとによって設定されてい
る。第１の電流ミラーＳ１と第２の電流ミラーＳ２はイ
ンバータの出力信号によって高電流値と低第１値に切換
えられる。このスイッチインクによって、インバータ出
力ａｇにおけるＨレベルにおいては第ｔの電流ミラーＳ
１は低電流値をとり、第２の電流ミラーｓ２は高電流値
をとる、一方、Ｌレベルにおいてはこの状態とは逆にな
る。静止状態では低電流値のみがインバータ内に流れる
が、入力パルス転換で必要な荷電交換電流を供給して電
流ミラーを高電流値に切換えることができる。
ミラーＳ１、第２の電流ミラーＳ２、第３の電流ミラー
Ｓ３および基準電流ミラーｓｒとによって設定されてい
る。第１の電流ミラーＳ１と第２の電流ミラーＳ２はイ
ンバータの出力信号によって高電流値と低第１値に切換
えられる。このスイッチインクによって、インバータ出
力ａｇにおけるＨレベルにおいては第ｔの電流ミラーＳ
１は低電流値をとり、第２の電流ミラーｓ２は高電流値
をとる、一方、Ｌレベルにおいてはこの状態とは逆にな
る。静止状態では低電流値のみがインバータ内に流れる
が、入力パルス転換で必要な荷電交換電流を供給して電
流ミラーを高電流値に切換えることができる。
高電流値と低電流値の間のスイッチングを通して、入力
信号の縁によって生じる出力レベルは時間にかかわらず
次の縁まで維持、される、従って相対的に低い周波数の
入力信号も許容される。
信号の縁によって生じる出力レベルは時間にかかわらず
次の縁まで維持、される、従って相対的に低い周波数の
入力信号も許容される。
第１図の回路図において、高電流値と低電流値の間のス
イッチングは、同じチャンネル幅と長さの比（Ｗ／１比
）をもち、インバータ出力ａｇに結合したゲートを備え
たスイッチングトランジスタｓｐ、 ｓｎに接続されて
いる各電流ミラー内の２個のトランジスタによって行わ
れる。電流ミラーにおいて、駆動電流と出力電流間の比
は駆動トランジスタと出力トランジスタ間のＷ／Ｉ比の
関係と等しく、したがって各スイッチングトランジスタ
ｓｐ、ｓｎがオンにされると電流ミラーは低電流値に切
換えられ、電流ミラー内の２個の駆動トランジスタは並
列に接続される。その結果、スイッチングトランジスタ
がオフにされると高電流が流れる。通常の電流ミラーの
ように駆動トランジスタのゲートはそのソースに直接接
続されている。
イッチングは、同じチャンネル幅と長さの比（Ｗ／１比
）をもち、インバータ出力ａｇに結合したゲートを備え
たスイッチングトランジスタｓｐ、 ｓｎに接続されて
いる各電流ミラー内の２個のトランジスタによって行わ
れる。電流ミラーにおいて、駆動電流と出力電流間の比
は駆動トランジスタと出力トランジスタ間のＷ／Ｉ比の
関係と等しく、したがって各スイッチングトランジスタ
ｓｐ、ｓｎがオンにされると電流ミラーは低電流値に切
換えられ、電流ミラー内の２個の駆動トランジスタは並
列に接続される。その結果、スイッチングトランジスタ
がオフにされると高電流が流れる。通常の電流ミラーの
ように駆動トランジスタのゲートはそのソースに直接接
続されている。
第１の電流ミラーＳ１の駆動電流ｉｓｌは第３の電流ミ
ラーＳ３の出力電流ｉａ３であり、この第３の電流ミラ
ーＳ３の駆動電流ｉｓ３は基準Ｉｉ電流ミラーｒの第１
の出力電流１ａｒ１である。第２の電流ミラーｓ２
、の駆動電流ｉｓ２はＭ準電流ミラーＳ「の第
２の出力電流１ａｒ２である。基準電流ｉｒの値は抵抗
として接続されているトランジスタｔｒを通して選択さ
れる。
ラーＳ３の出力電流ｉａ３であり、この第３の電流ミラ
ーＳ３の駆動電流ｉｓ３は基準Ｉｉ電流ミラーｒの第１
の出力電流１ａｒ１である。第２の電流ミラーｓ２
、の駆動電流ｉｓ２はＭ準電流ミラーＳ「の第
２の出力電流１ａｒ２である。基準電流ｉｒの値は抵抗
として接続されているトランジスタｔｒを通して選択さ
れる。
基準１ｉｔｉミラーｓｒの総計点は電圧源の端子ＶＳに
接続され、第３の電流ミラーＳ３の総計点は電源端子ｖ
ｄに接続される。
接続され、第３の電流ミラーＳ３の総計点は電源端子ｖ
ｄに接続される。
駆動電流は駆動トランジスタｔｓｉ 、ｔｓｉ −。
ｔｓ２ 、ｔｓ２ ′、ｔｓ３ 、ｔｓｒ内を流れ、出
力電流は出力トランジスタｔａ３ 、ｔａｒｌ、ｔａｒ
２、ｔｐ、 ｔｎ内を流れる。
力電流は出力トランジスタｔａ３ 、ｔａｒｌ、ｔａｒ
２、ｔｐ、 ｔｎ内を流れる。
好ましい実施例として、全ての電流ミラートランジスタ
のＷ／＋比は、第１の電流ミラーの高電流値はこの電流
ミラーの低電流値の２倍に等しく、またその他の電流ミ
ラーの全電流値は低電流値に等しいように選択される。
のＷ／＋比は、第１の電流ミラーの高電流値はこの電流
ミラーの低電流値の２倍に等しく、またその他の電流ミ
ラーの全電流値は低電流値に等しいように選択される。
入力信号のない静止状態においては、基準電流：ｒは２
個のトランジスタｔｐ、 ｔｎの直列配置内を流れる。
個のトランジスタｔｐ、 ｔｎの直列配置内を流れる。
ざらに、第１の電流ミラーＳ１における２個の並列トラ
ンジスタｔｓ１、ｔｓｌ ′と第２の電流ミラーＳ２に
おける２個の並列トランジスタｔＳ２ 、ｔｓ２−のｗ
／Ｉ比は等しい。
ンジスタｔｓ１、ｔｓｌ ′と第２の電流ミラーＳ２に
おける２個の並列トランジスタｔＳ２ 、ｔｓ２−のｗ
／Ｉ比は等しい。
ｎ−チャンネルトランジスタｔｎのゲートとｐ−チャン
ネルトランジスタｔｐのゲートはそれぞれ第１の抵抗装
＠ｒ１並びに第２の抵抗装置ｒ２を通して、第１の電流
ミラーＳ１と第２の電流ミラーＳ２の駆動入力に接続さ
れており、したがって、また第３の電流ミラーＳ３と基
準電流ミラーｓｒの出力にも接続されている。
ネルトランジスタｔｐのゲートはそれぞれ第１の抵抗装
＠ｒ１並びに第２の抵抗装置ｒ２を通して、第１の電流
ミラーＳ１と第２の電流ミラーＳ２の駆動入力に接続さ
れており、したがって、また第３の電流ミラーＳ３と基
準電流ミラーｓｒの出力にも接続されている。
この発明の有利な態様によると、第１の抵抗装置ｒ１並
びに第２抵抗装置ｉｒ２はそれぞれ付加ｎ−チャンネル
トランジスタｔｒ１と付加ｐ−チャンネルトランジスタ
ｔｒ２とによって形成されている。この付加ｎ−チャン
ネルトランジスタｔｒｉの被制御電流路は第１のｎ−チ
ャンネルトランジスタｔｎのゲートと第１の電流ミラー
Ｓ１との間に接続されており、また、前記付加ｐ−チャ
ンネルトランジスタｔｒ２の被制御電流路は第２のｐ−
チャンネルトランジスタｔｐのゲートと第２の電流ミラ
ーＳ２との間に接続されている。それら２個のトランジ
スタのゲートは各々電源の正端子ｖｄと負端子ＶＳに接
続されている。
びに第２抵抗装置ｉｒ２はそれぞれ付加ｎ−チャンネル
トランジスタｔｒ１と付加ｐ−チャンネルトランジスタ
ｔｒ２とによって形成されている。この付加ｎ−チャン
ネルトランジスタｔｒｉの被制御電流路は第１のｎ−チ
ャンネルトランジスタｔｎのゲートと第１の電流ミラー
Ｓ１との間に接続されており、また、前記付加ｐ−チャ
ンネルトランジスタｔｒ２の被制御電流路は第２のｐ−
チャンネルトランジスタｔｐのゲートと第２の電流ミラ
ーＳ２との間に接続されている。それら２個のトランジ
スタのゲートは各々電源の正端子ｖｄと負端子ＶＳに接
続されている。
さらにこの発明の有利な態様によると、前記２個の付加
トランジスタｔｒ１ 、ｔｐ２の各電流路に並列に同じ
導電型の並列トランジスタのｔｒｌ ＝、ｔｐ２ ”の
電流路が接続されており、微分された出力信号ｖ１はｎ
−チャンネル並列トランジスタｔｒ１ ′のゲートに、
そして微分された出力信号の反転信号ｖ１はｐ−チャン
ネル並列トランジスタｔｒ２−のゲートに供給され、微
分時定数は処理される入力パルスの継続時間より短縮さ
れている。
トランジスタｔｒ１ 、ｔｐ２の各電流路に並列に同じ
導電型の並列トランジスタのｔｒｌ ＝、ｔｐ２ ”の
電流路が接続されており、微分された出力信号ｖ１はｎ
−チャンネル並列トランジスタｔｒ１ ′のゲートに、
そして微分された出力信号の反転信号ｖ１はｐ−チャン
ネル並列トランジスタｔｒ２−のゲートに供給され、微
分時定数は処理される入力パルスの継続時間より短縮さ
れている。
上記に述べた配置により、特に高い入力信号周波１１（
１０〜２０ＷＨＺ ）においては、上記付加トランジス
タｔｒｉ 、ｔｐ２だけが使用されるよりも早くインバ
ータは静止動作点に戻される。
１０〜２０ＷＨＺ ）においては、上記付加トランジス
タｔｒｉ 、ｔｐ２だけが使用されるよりも早くインバ
ータは静止動作点に戻される。
第２図は電圧コンパレータとして動作する差動増幅器ｋ
を備えた第１図記載のインバータについて上記記載の具
体例を説明している回路図である。
を備えた第１図記載のインバータについて上記記載の具
体例を説明している回路図である。
上記差動増幅器には、定電流源として使用される共通ト
ランジスタｔｋを通してソース端子が１１１１９１圧源
の端子ＶＳに接続されている差動増幅トランジスタｔｄ
１とｔｄ２によって構成されている。共通トランジスタ
ｔｋのゲートは基準電流ミラーｓｒのトランジスタの相
互に接続されたゲートに接続されている。上記差動増幅
トランジスタｔｄｌのゲートは第１のコンパレータ入力
端子ｅ１を形成しており、差動増幅トランジスタｔｄ２
のゲートは第２のコンパレータ入力端子ｅ２を形成して
いる。上記差動増幅器の２個の負荷抵抗は第４の電流ミ
ラーＳ４の駆動トランジスタｔｓ４と出力トランジスタ
ｔａ４によって形成されており、駆動トランジスタｔｓ
４の被制御電流路は差動増幅トランジスタｔｄ１の被制
御電流路に直列に接続され、また出力トランジスタｔａ
４の被制御ＩＩ′Ｒ流路は差動増幅器トランジスタｔｄ
２の被制御電流路に直列に接続されている。出力は２個
のトランジスタｔａ４ 、ｔｄ２の間の接合点により形
成され、また２個のキャパシタに接続されている。
ランジスタｔｋを通してソース端子が１１１１９１圧源
の端子ＶＳに接続されている差動増幅トランジスタｔｄ
１とｔｄ２によって構成されている。共通トランジスタ
ｔｋのゲートは基準電流ミラーｓｒのトランジスタの相
互に接続されたゲートに接続されている。上記差動増幅
トランジスタｔｄｌのゲートは第１のコンパレータ入力
端子ｅ１を形成しており、差動増幅トランジスタｔｄ２
のゲートは第２のコンパレータ入力端子ｅ２を形成して
いる。上記差動増幅器の２個の負荷抵抗は第４の電流ミ
ラーＳ４の駆動トランジスタｔｓ４と出力トランジスタ
ｔａ４によって形成されており、駆動トランジスタｔｓ
４の被制御電流路は差動増幅トランジスタｔｄ１の被制
御電流路に直列に接続され、また出力トランジスタｔａ
４の被制御ＩＩ′Ｒ流路は差動増幅器トランジスタｔｄ
２の被制御電流路に直列に接続されている。出力は２個
のトランジスタｔａ４ 、ｔｄ２の間の接合点により形
成され、また２個のキャパシタに接続されている。
２個の入力ｅ１、ｅ２における電圧差は２個のパルスの
縁部の遅延にほんの僅かの差を生じるに過ぎない。この
ことは、第２図に示された装置が、３状態デジタル信号
を２進信号に変換するコンバータとして１０ＭＨｚから
２０ＭＨｚの間の周波数で作動される場合に特に重要で
ある。
縁部の遅延にほんの僅かの差を生じるに過ぎない。この
ことは、第２図に示された装置が、３状態デジタル信号
を２進信号に変換するコンバータとして１０ＭＨｚから
２０ＭＨｚの間の周波数で作動される場合に特に重要で
ある。
第１図はこの発明の１実施例の回路図であり、第２図は
電圧コンパレータとして作用される差動増幅器を伴った
発明の１実施例の回路図である。 ｔｐ・・・第１のｐチャンネルｃｈｉｏｓｔ−ランジス
タ、【ｎ・・・第２のｎチャンネルＣＭＯＳトランジス
タ、Ｓｌ、Ｓ２、Ｓ３、Ｓｒ−＠流ミラー、ｒｌ、ｒ２
°°°抵抗装置、ｅ・・・入力端子、ａｇ・・・出力端
子。 廿２ ｔｒ２１ ｔｒｉ ｔｒｌｌ ＦＩＧ、１
電圧コンパレータとして作用される差動増幅器を伴った
発明の１実施例の回路図である。 ｔｐ・・・第１のｐチャンネルｃｈｉｏｓｔ−ランジス
タ、【ｎ・・・第２のｎチャンネルＣＭＯＳトランジス
タ、Ｓｌ、Ｓ２、Ｓ３、Ｓｒ−＠流ミラー、ｒｌ、ｒ２
°°°抵抗装置、ｅ・・・入力端子、ａｇ・・・出力端
子。 廿２ ｔｒ２１ ｔｒｉ ｔｒｌｌ ＦＩＧ、１
Claims (8)
- （１）インバータ入力端子と、インバータ出力端子と、 ｎ−チャンネルＣＭＯＳの第２のトランジスタである出
力トランジスタを備え、駆動入力を有している第１の電
流ミラーと、 ｐ−チャンネルＣＭＯＳの第１のトランジスタである出
力トランジスタを備え、駆動入力を有している第２の電
流ミラーとを具備し、 前記第１のトランジスタと第２のトランジスタの被制御
電流路は電源の正端子と負端子の間に直列に接続され、 出力端子が前記第１のトランジスタと第２のトランジス
タの被制御電流路の接続点に接続され、さらに、 インバータ入力端子を前記第２のトランジスタのゲート
に接続している第１のキャパシタと、インバータ入力端
子を前記第１のトランジスタのゲートに接続している第
２のキャパシタと、駆動入力と、前記第１の電流ミラー
の駆動入力に駆動電流を出力する電流出力を有する第３
の電流ミラーと、 前記第３の電流ミラーに駆動電流を出力する第１の電流
出力と前記第２の電流ミラーに駆動電流を出力する第２
の電流出力とを有する基準電流ミラーと、 前記第２のトランジスタのゲートを第１の電流ミラーの
駆動入力に結合する第１の抵抗装置と、前記第１のトラ
ンジスタのゲートを第２の電流ミラーの駆動入力に結合
する第２の抵抗装置とを具備し、 第１の電流ミラーは出力レベルが第１のレベルのときに
低出力電流値をとり、前記出力レベルが第２のレベルの
ときに高出力電流値をとり、一方第２の電流ミラーは前
記出力レベルが第１のレベルのときに高出力電流値をと
り、出力レベルが第２のレベルのときに低出力電流値を
とるように前記第１の電流ミラーと第２の電流ミラーの
出力電流はインバータの出力レベルに従つて高と低の電
流値の間で切換えられることを特徴とするＣＭＯＳイン
バータ。 - （２）第１および第２の電流ミラーの高電流値は各電流
ミラーの低電流値の２倍に等しく、前記第３の電流ミラ
ーの電流出力および前記基準電流ミラーの第１および第
２の電流出力に供給される駆動電流はそれぞれ前記低電
流値に等しい特許請求の範囲第１項記載のインバータ。 - （３）第１の抵抗装置は被制御電流路が前記第２のトラ
ンジスタのゲートと第１の電流ミラーの駆動入力との間
に接続されている第３のＣＭＯＳｎ−チャンネルトラン
ジスタを具備し、第２の抵抗装置は被制御電流路が前記
第１のトランジスタのゲートと第２の電流ミラーの駆動
入力との間に接続されている第４のＣＭＯＳｐ−チャン
ネルトランジスタを具備し、前記第３のトランジスタの
ゲートは電源の負端子に接続され、前記第４のトランジ
スタのゲートは電源の正端子に接続されている特許請求
の範囲第１項または第２項記載のインバータ。 - （４）前記第３のトランジスタの電流路と並列に接続さ
れた電流路を有し、そのゲートに時定数が処理される入
力パルスの継続時間より短い前記インバータの微分され
た出力信号を受信する第５のＣＭＯＳｎ−チャンネルト
ランジスタと、前記第４のトランジスタの電流路と並列
に接続された電流路を有し、そのゲートに前記インバー
タの微分された出力信号の反転信号を受信する第６のＣ
ＭＯＳｐ−チャンネルトランジスタとを備えている特許
請求の範囲第３項記載のインバータ。 - （５）差動増幅装置と、出力装置とを具備し、前記出力
装置は、インバータ入力端子と、インバータ出力端子と
、ｎ−チャンネルＣＭＯＳの第２のトランジスタである
出力トランジスタを備え、駆動入力を有している第１の
電流ミラーと、 ｐ−チャンネルＣＭＯＳの第１のトランジスタである出
力トランジスタを備え、駆動入力を有している第２の電
流ミラーとを具備し、 前記第１のトランジスタと第２のトランジスタの被制御
電流路は電源の正端子と負端子の間に直列に接続され、
前記出力端子は前記第１のトランジスタと第２のトラン
ジスタの被制御電流路の接続点に接続され、さらに、 インバータ入力端子を前記第２のトランジスタのゲート
に接続している第１のキャパシタと、インバータ入力端
子を前記第１のトランジスタのゲートに接続している第
２のキャパシタと、駆動入力と、前記第１の電流ミラー
の駆動入力に駆動電流を出力する電流出力を有する第３
の電流ミラーと、 前記第３の電流ミラーに駆動電流を出力する第１の電流
出力と前記第２の電流ミラーに駆動電流を出力する第２
の電流出力とを有する基準電流ミラーと、 前記第２のトランジスタのゲートを第１の電流ミラーの
駆動入力に結合する第１の抵抗装置と、前記第１のトラ
ンジスタのゲートを第２の電流ミラーの駆動入力に結合
する第２の抵抗装置とを具備し、 第１の電流ミラーは出力レベルが第１のレベルのときに
低出力電流値をとり、前記出力レベルが第２のレベルの
ときに高出力電流値をとり、一方第２の電流ミラーは前
記出力レベルが第１のレベルのときに高出力電流値をと
り、出力レベルが第２のレベルのときに低出力電流値を
とるように前記第１の電流ミラーと第２の電流ミラーの
出力電流はインバータの出力レベルに従つて高と低の電
流値の間で切換えられることを特徴とする電圧比較装置
。 - （６）第１および第２の電流ミラーの高電流値は各電流
ミラーの低電流値の２倍に等しく、前記第３の電流ミラ
ーの電流出力および前記基準電流ミラーの第１および第
２の電流出力に供給される駆動電流はそれぞれ前記低電
流値に等しい特許請求の範囲第５項記載の電圧比較装置
。 - （７）第１の抵抗装置は被制御電流路が前記第２のトラ
ンジスタのゲートと第１の電流ミラーの駆動入力との間
に接続されている第３のＣＭＯＳｎ−チャンネルトラン
ジスタを具備し、第２の抵抗装置は被制御電流路が前記
第１のトランジスタのゲートと第２の電流ミラーの駆動
入力との間に接続されている第４のＣＭＯＳｐ−チャン
ネルトランジスタを具備し、前記第３のトランジスタの
ゲートは電源の負端子に接続され、前記第４のトランジ
スタのゲートは電源の正端子に接続されている特許請求
の範囲第５項または第６項記載の電圧比較装置。 - （８）前記第３のトランジスタの電流路と並列に接続さ
れた電流路を有し、そのゲートに時定数が処理される入
力パルスの継続時間より短い前記インバータの微分され
た出力信号を受信する第５のＣＭＯＳｎ−チャンネルト
ランジスタと、前記第４のトランジスタの電流路と並列
に接続された電流路を有し、そのゲートに前記インバー
タの微分された出力信号の反転信号を受信する第６のＣ
ＭＯＳｐ−チャンネルトランジスタとを備えている特許
請求の範囲第７項記載の電圧比較装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP19850108065 EP0205649B1 (de) | 1985-06-28 | 1985-06-28 | In CMOS-Technik realisierter Inverter |
| EP85108065.5 | 1985-06-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS626533A true JPS626533A (ja) | 1987-01-13 |
Family
ID=8193593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61150624A Pending JPS626533A (ja) | 1985-06-28 | 1986-06-26 | Ｃｍｏｓインバ−タ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0205649B1 (ja) |
| JP (1) | JPS626533A (ja) |
| CN (1) | CN86103472A (ja) |
| DE (1) | DE3565351D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1706940B1 (en) * | 2004-01-13 | 2011-10-26 | Nxp B.V. | High speed comparator |
| US12081175B2 (en) | 2022-05-18 | 2024-09-03 | Hangzhou Geo-Chip Technology Co., Ltd. | Operational amplifier and electronic system |
| CN115021687B (zh) * | 2022-05-18 | 2023-03-28 | 杭州地芯科技有限公司 | 运算放大器和电子系统 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2542403A1 (de) * | 1974-11-26 | 1976-08-12 | Rca Corp | Komparatorschaltung |
| JPS5855685B2 (ja) * | 1975-09-03 | 1983-12-10 | 株式会社日立製作所 | ゾウフクカイロ |
| US4069431A (en) * | 1976-12-22 | 1978-01-17 | Rca Corporation | Amplifier circuit |
| US4394587A (en) * | 1981-05-27 | 1983-07-19 | Motorola, Inc. | CMOS Differential comparator with hysteresis |
| US4410813A (en) * | 1981-08-14 | 1983-10-18 | Motorola, Inc. | High speed CMOS comparator circuit |
| JPS5840918A (ja) * | 1981-09-03 | 1983-03-10 | Nec Corp | 電圧比較回路 |
-
1985
- 1985-06-28 DE DE8585108065T patent/DE3565351D1/de not_active Expired
- 1985-06-28 EP EP19850108065 patent/EP0205649B1/de not_active Expired
-
1986
- 1986-05-22 CN CN198686103472A patent/CN86103472A/zh not_active Withdrawn
- 1986-06-26 JP JP61150624A patent/JPS626533A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN86103472A (zh) | 1986-12-24 |
| EP0205649B1 (de) | 1988-09-28 |
| EP0205649A1 (de) | 1986-12-30 |
| DE3565351D1 (en) | 1988-11-03 |
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