JPS626658B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、ECL等の差動型トランジスタ回
路装置に関する。

従来、高速の論理回路としてはECLが一般的
であつた。ECLはバイポーラトランジスタを用
い、通常差動トランジスタ対を基本とし、その一
方のトランジスタを動作状態にすることで負荷に
“１”または“０”状態を作り出すものである。
ECLでは、差動トランジスタ対に流れる電流は
通常、電流源によつて一定値に定められているた
め、トランジスタを非飽和状態で動作させること
ができ、非常に速い論理動作が可能である。

ECLを用いたOR（NOR）ゲートとAND
（NAND）ゲートの基本構成を第１図ａ，ｂに示
す。いずれも、トランジスタQ₁₁〜Q₁₄、抵抗
R₁，R₂、および定電流源Ｉからなる。定電流源
Ｉは通常トランジスタと抵抗で構成される。

ところで、ECLはMOS論理回路と異なり、集
積回路化する場合に素子分離を必要とし、またゲ
ート回路の素子数も比較的多いため、集積回路化
したときに占有面積が大きくなること、電流を常
時流すために消費電力が大きいこと、等の問題が
あつた。

例えば第１図のようなゲート回路を構成するト
ランジスタの構造は通常第２図ａ，ｂのようにな
る。１はｐ型Si基板、２はコレクタとなるｎ型エ
ピタキシヤル層でこれにｐ型ベース層３、n⁺型
エミツタ層４が設けられる。５はn⁺型埋込み
層、６はn⁺型コレクタ端子取出し層であり、７
はp⁺型素子分離層である。このような構造のト
ランジスタをそれぞれ素子分離して一体的に集積
して例えば第１図ｂのNANDゲートを構成したと
き、そのパターンは第３図のようになる。第３図
のトランジスタQ₁₅と抵抗R₃が定電流源Ｉとして
用いられている。第３図で斜線を施した部分が素
子分離領域であつて、集積回路全体の中でかなり
の面積を占有していることがわかる。

このようなECLの難点を解決するものとし
て、I²Lが発明されてかなり注目されているが、
I²Lは動作速度が遅く、ECL動作領域では用をな
さない。

この発明は上記の点に鑑みてなされたもので、
集積回路化したときにその占有面積を大幅に削減
することができ、もつて信頼性向上とコストダウ
ンを図ることができる差動型トランジスタ回路装
置を提供するものである。

この発明は、ECL等に用いられる差動トラン
ジスタ対を、半導体基板の素子分離された一つの
島領域のコレクタ層内に複数のベース層と複数の
エミツタ層を有し、かつコレクタ層から複数のコ
レクタ端子を導出した複合トランジスタ構造とす
ることを骨子としている。

この発明の一実施例の複合トランジスタ構造を
第４図ａ，ｂに示す。図において、１１はｐ型Si
基板、１２はｎ型エピタキシヤル層であり、p⁺
型素子分離層１３により分離された１つの島領域
内のｎ型エピタキシヤル層１２をコレクタ層と
し、その内に独立した２つのｐ型ベース層１４
_１，１４_２を設け、それぞれのベース層１４_１，
１４_２内にn⁺型エミツタ層１５_１，１５_２を設
けている。各ベース層１４_１，１４_２に対向して
基板１１とｎ型エピタキシヤル層１２の間には
n⁺型埋込み層１６_１，１６_２が設けられてお
り、表面からそれぞれn⁺型埋込み層１６_１，１
６_２に達する深さにn⁺型コレクタ端子取出し層
１７_１，１７_２を拡散形成して、２つのコレクタ
端子C₁，C₂を導出している。２つのベース層１
４_１，１４_２からも独立にベース端子B₁，B₂を
導出し、また２つのエミツタ層１５_１，１５_２か
らは共通にエミツタ端子Ｅを導出している。

この複合トランジスタの等価回路を第５図に示
す。Rs，Csはそれぞれ両コレクタ間に入る寄生
抵抗、寄生容量である。寄生抵抗Rsは１つのコ
レクタ層から２つのコレクタ端子C₁，C₂を取出
しているために入る、２つのn⁺型埋込み層１６
_１，１６_２間のｎ型エピタキシヤル層１２の抵抗
分である。寄生抵抗Rsは例えば、ｎ型エピタキ
シヤル層１２の比抵抗を２Ω−cm、n⁺埋込み層
１６_１，１６_２間の距離をＬ＝20μｍ、ｐ型基板
１１からn⁺型埋込み層１６_１，１６_２が上に突
き出た部分の厚みをｔ＝3.5μｍ、n⁺型埋込み層
１６_１，１６_２の対向する幅をｗ＝50μｍとする
と、一次近似的にはRs＝2.2KΩ程度となる。こ
れは第１図に示す負荷抵抗R₁，R₂（通常数十〜
数百Ω）に比べて十分大きい。また寄生容量Cs
はn⁺型埋込み層１６_１，１６_２間に入る容量成
分等からなり、その値は約1pF程度である。この
複合トランジスタは、ECLにおける差動トラン
ジスタ対としてその共通接続したエミツタ端子Ｅ
を定電流源に接続して動作させれば、非飽和動作
を行うことになるので、同一エピタキシヤル層内
に２個の独立したベース層を設けてあるがラテラ
ルPNPトランジスタ動作をおこす心配はなく、ま
た２個のベース層間をパンチスルーをおこさない
程度に離しておくことにより、２個の独立したト
ランジスタとして動作させることができる。

このような複合トランジスタを用いたECLに
よりOR（NOR）ゲート、AND（NAND）ゲート
を構成した場合の等価回路を第１図ａ，ｂにそれ
ぞれ対応させて第６図ａ，ｂに示す。前述の寄生
抵抗、寄生容量成分は無視してある。第１図の差
動トランジスタ対Q₁₁，Q₁₂が複合トランジスタ
Q₁₀₁に置き換わり、同様に差動トランジスタ対
Q₁₃，Q₁₄が複合トランジスタQ₁₀₂に置き換つた形
になる。

第６図ｂのゲートを半導体基板に集積した場合
の模式的平面パターンを第３図に対応させて第７
図に示す。第３図と比較して明らかなように、差
動トランジスタ対を一体化した複合トランジスタ
として構成することで、占有面積の減少が図られ
ている。差動トランジスタ対を１個の複合トラン
ジスタ置き換えることによる面積減少率は約36％
であり、ゲート全体としての面積減少率は約23％
となる。

通常、ECLを用いたゲートは何段も縦続接続
した形で集積回路化されるため、この実施例によ
つて集積回路チツプの面積を大幅に縮少すること
ができる。第４図から明らかなように、複合トラ
ンジスタのコレクタ端子C₁，C₂は完全に分離さ
れているわけではなく、寄生抵抗Rsで結ばれて
いる。このため定電流源による電流は完全に一方
のコレクタ端子側の負荷抵抗に流れるわけではな
く、オフ状態のコレクタ端子側の負荷抵抗にも流
れ、オフレベルが低下する。しかし、ゲート出力
を差動で取出して次段のゲートに差動で入力する
ことによつて、出力信号を確実に伝達することが
できる。

なお、第４図に示す複合トランジスタに類似の
ものとして、第８図に示す構造が提案されている
（特開昭49―37580号）。これはｐ型基板２１にｎ
型エピタキシヤル層２２を形成し、p⁺型素子分
離層２３で囲まれた島領域にｐ型ベース層２４、
ｎ型エミツタ層２５を設けている。そして、ベー
ス層２４下に２つのn⁺型埋込み層２６_１，２６
_２を設け、それぞれからn⁺型コレクタ端子取出
し層２７_１，２７_２を介して２個のコレクタ端子
C₁，C₂を導出すると共に、１つのベース層２４
のエミツタ層２５の両側から２つのベース端子
B₁，B₂を導出したものである。そして、エミツ
タ層２５下のベース幅を非常に狭くすることによ
つて、ベース端子B₁，B₂のいずれか一方を
“１”、他方を“０”とすることにより、コレクタ
端子C₁，C₂の一方を動作状態にするというスイ
ツチングを行うものである。しかしながら、スイ
ツチング動作を確実にするために必要とされてい
るベース幅を狭くすることは等価的にベース抵抗
の増大を招き、ひいては動作速度の減少を招く。
またスイツチング動作を確実に行うにはコレクタ
端子C₁，C₂間の抵抗を十分大きくすることが必
要であり、そのためにはn⁺型埋込み層２６_１，
２６_２間の距離を大きくする必要があるが、これ
に伴つてエミツタ層２５も幅広くする必要があ
り、その結果ベース抵抗は更に高くなる。更にベ
ース層２４がエミツタ層２５により実質的に２つ
の分離されているとはいえ、その分離は完全では
ないから、エミツタ層２５から注入された電子を
一方のコレクタ端子側にのみ導くことは困難であ
る。

さらにベース層２４と埋込み層２６_１，２６_２
は接触しており、両不純物層とも高濃度のため、
通常のベース、コレクタ耐圧に比較して大巾に耐
圧が低いため使用に制限がある。

これに対し、この発明の第４図に示す実施例で
は、２つのベース層１４_１，１４_２は完全に分離
されており、従つてベース幅を狭くする必要がな
く、更に各エミツタ層１５_１，１５_２はそれぞれ
n⁺型埋込み層１６_１，１６_２上に別々に配置さ
れているため、より完全なスイツチング動作が可
能であるという利点を有する。

第９図ａ，ｂはこの発明の別の実施例の複合ト
ランジスタ構造を示している。このでは、ｐ型Si
基板３１にｎ型エピタキシヤル層３２を形成し、
p⁺型素子分離層３３で分離された島領域に２個
のｐ型ベース層３４_１，３４_２を設け、それぞれ
のベース層３４_１，３４_２に２個ずつn⁺型エミ
ツタ層３５₁₁，３５₁₂，３５₂₁，３５₂₂を設けてい
る。３６_１，３６_２はn⁺型埋込み層でそれぞれ
からn⁺型コレクタ端子取出し層３７_１，３７_２
を介して２個のコレクタ端子C₁，C₂を導出して
いる。また図から明らかなように２個のベース層
３４_１，３４_２はそれぞれ２個の埋込み層３６
_１，３６_２上にまたがるように配設され、２個の
エミツタ層３５₁₁，３５₂₁は埋込み層３６_１上
に、別の２個のエミツタ層３５₁₂，３５₂₂は別の
埋込み層３６_２上にそれぞれ配置されている。そ
してベース層３４_１，３４_２からそれぞれベース
端子B₁，B₂を導出すると共に、２個のエミツタ
層３５₁₁，３５₂₂を共通接続して１つのエミツタ
端子E₁を導出し、別の２個のエミツタ層３５₂₁，
３５₁₂を共通接続してもう１つのエミツタ端子E₂
を導出している。

この複合トランジスタでは、ベース端子B₁を
“１”（高レベル）、ベース端子B₂を“０”（低レ
ベル）とすると、電流はコレクタ端子C₁からエ
ミツタ端子E₁に流れると同時に、コレクタ端子
C₂からエミツタ端子E₂に流れる。ベース端子
B₁，B₂に与える電位を逆にすると、電流はコレ
クタ端子C₁からエミツタ端子E₂に流れ、同時に
コレクタ端子C₂からエミツタ端子E₁に流れる。
この複合トランジスタの等価回路を第１０図に示
し、上述した電流の流れる様子を実線と破線の矢
印で示した。図から明らかなとおり、この複合ト
ランジスタでは、２個のベース端子B₁，B₂への
信号により、２個のコレクタ端子C₁，C₂と２個
のエミツタ端子E₁，E₂との間での電流切換え動
作ができる。

この複合トランジスタを先の実施例の複合トラ
ンジスタと組合せることにより、排他的OR
（NOR）ゲートが第１１図のように非常に簡単に
構成できる。従来のECLを用いた排他的OR
（NOR）ゲートは第１２図のように構成されてお
り、トランジスタ対Q₂₁，Q₂₂を先の実施例の複
合トランジスタQ₂₀₁に置換し、トランジスタ対
Q₂₃，Q₂₄とトランジスタ対Q₂₅，Q₂₆をこの実施
例の複合トランジスタQ₂₀₂に置換した形となる。
第１２図では、トランジスタQ₂₃とQ₂₅の組とト
ランジスタQ₂₄とQ₂₆の組はそれぞれコレクタが
共通であるから共通の島領域に作られ、負荷抵抗
と定電流源を除くと島領域は４個となる。これに
対し第１１図は２個の島領域で済み、大幅な面積
縮少が図られることがわかる。

第９図の実施例での４個のエミツタ層からのエ
ミツタ端子の取出し方を種々変形することによ
り、第１０図に対して、第１３図ａ〜ｃのような
種々の態様で電流切換等の動作を行うフアンクシ
ヨン素子としての複合トランジスタが得られる。
第１３図ａはエミツタ層３５₁₁と３５₂₁から共通
にエミツタ端子E₁を取出し、エミツタ層３５₁₂と
３５₂₂から共通にエミツタ端子E₂を取出した場
合、同図ｂはエミツタ層３５₁₁，３５₁₂，３５
₂₁，３５₂₂からそれぞれ独立にエミツタ端子E₁〜
E₄を取出した場合である。これらでは、ベース
端子B₁，B₂を選択することにより実線と破線で
示したような電流切換動作が可能となる。また第
１３図ｃは４個のエミツタ層を全て共通接続して
１個のエミツタ端子Ｅを取出した場合で、いずれ
のベース端子を選んでも２個のコレクタ端子
C₁，C₂が共に動作状態になる。

第１４図ａ，ｂはこの発明の更に別の実施例の
複合トランジスタの構造を示すものである。この
実施例では、ｐ型Si基板４１に形成されたｎ型エ
ピタキシヤル層４２のp⁺型素子分離層４３で分
離された島領域に３個のｐ型ベース層４４_１〜４
４_３を設け、ベース層４４_１に２個のn⁺型エミ
ツタ層４５_１，４５_２を設け、ベース層４４_２，
４４_３にそれぞれ１個ずつのエミツタ層４５_３，
４５_４を設けている。４６_１，４６_２はn⁺型埋
込み層でそれぞれからn⁺型コレクタ端子取出し
層４７_１，４７_２を介してコレクタ端子C₁，C₂
を導出している。中心のベース層４４_１は２個の
埋込み層４６_１，４６_２上にまたがるように設け
られ、その両側のベース層４４_２，４４_３はそれ
ぞれ埋込み層４６_１，４６_２にのみ対向するよう
に設けられており、各ベース層からは独立にベー
ス端子B₁，B₂，B₃を導出している。エミツタ層
は全て共通接続して１個のエミツタ端子Ｅを導出
している。

この複合トランジスタの等価回路は第１５図の
ように表わされる。２個の埋込み層４６_１，４６
_２の両方に対向する中心のベース層４４_１から取
出されたベース端子B₁がメインであり、このメ
インベース端子B₁を“１”にすることにより、
２個のコレクタ端子C₁，C₂が共に動作状態にな
る。残りのベース端子B₂，B₃はコントロール用
であつて、B₂を“１”にすれば一方のコレクタ
端子C₁のみが動作状態となり、B₃を“１”にす
れば他方のコレクタ端子C₂のみが動作状態にな
る。

第１６図は第１４図の実施例のパターンを変形
したもので、基本構成は第１４図と同じである。
従つて第１４図と対応する部分に第１４図と同じ
符号を付して説明を省くが、このパターン変形に
より面積の縮少が図られる。

以上に説明した各実施例の複合トランジスタを
組合せて、セツトリセツト端子付きマスタースレ
ーブ型Ｄタイプフリツプフロツプを集積回路化し
た実施例の等価回路を第１７図に示す。比較のた
め従来のECLを用いた同じ機能のフリツプフロ
ツプの等価回路を第１８図に示し、対応する部分
に同じ符号を付した。従来のトランジスタQ₃₇，
Q₃₈，Q₄₃，Q₄₆を第１５図の等価回路で示される
第１４図あるいは第１６図の実施例の複合トラン
ジスタQ₃₀₁として一体化し、トランジスタQ₃₅，
Q₃₆，Q₄₄，Q₄₇を同様の複合トランジスタQ₃₀₂と
して一体化し、またトランジスタQ₃₃，Q₄₈を第
４図の実施例の複合トランジスタQ₃₀₃として一体
化し、トランジスタQ₃₄，Q₄₅を同様の複合トラ
ンジスタQ₃₀₄として一体化している。また、トラ
ンジスタQ₃₂，Q₄₂とQ₃₁，Q₄₁はそれぞれ１個の
トランジスタにまとめている。こうして、第１８
図に比べ、第１７図の構成とすることによりチツ
プ面積の大幅な削減が図られる。また、第１７図
の構成は、マスクパターンでの対称性がよく従来
に比べてAl配線がやりやすいという利点もも
つ。

第１９図は1/3プリスケーラにこの発明を適用
した場合の等価回路である。図のフリツプフロツ
プFF₁，FF₂として第１８図の構成を用い、AND
ゲートとして第６図ｂの等価回路で説明した構成
を用いており、このように回路規模が大きくなれ
ばなる程、この発明による面積削減の効果が大き
くなる。

第２０図は従来のセツトリセツト付きラツチ回
路を示しているが、この構成も、同様の原理で６
個のトランジスタQ₅₁〜Q₅₆を１つの島領域に作
ることが可能であり、面積削減に大きな効果が得
られる。

なお、以上の実施例では、エピタキシヤル層を
利用したが、この発明はエピタキシヤルウエハを
用いず、コレクタ層を不純物拡散で形成すること
でも実施できる。また以上の実施例での複合トラ
ンジスタは全てコレクタ端子が２個であつたが、
必要に応じて３個以上のコレクタ端子を導出して
もよいし、更に複合トランジスタをPNP構造とし
てもよい。

以上詳述したようにこの発明によれば、差動ト
ランジスタ対を、半導体基板の素子分離された一
つの島領域のコレクタ層内に複数のベース層と複
数のエミツタ層を有し、かつコレクタ層から複数
のコレクタ端子を導出した複合トランジスタ構造
とすることにより、ECLを基本とする各種ゲー
ト、フリツプフロツプ、ラツチその他の回路を集
積回路化したとき従来に比べて大幅に占有面積の
減少が図られる。しかも従来のバイポーラ集積回
路プロセスに何ら特別なプロセスを付加する必要
はなく、素子数の削減、コンタクトホールの減少
をもたらし、もつて集積回路の信頼性向上、コス
トダウンが図られる。

【図面の簡単な説明】

第１図ａ，ｂはそれぞれ従来のECLを用いた
OR（NOR）ゲート、AND（NAND）ゲートを示
す図、第２図ａ，ｂは従来のトランジスタ構造を
示す模式的平面図とそのイ―イ′断面図、第３図
は従来のトランジスタを用いて第１図ｂを集積回
路化したときの平面パターン、第４図ａ，ｂはこ
の発明の一実施例の複合トランジスタ構造を示す
模式的平面図とそのロ―ロ′断面図、第５図はそ
の複合トランジスタの等価回路図、第６図ａ，ｂ
は同じくその複合トランジスタを用いたOR
（NOR）ゲートとAND（NAND）ゲートを第１図
ａ，ｂに対応させて示す等価回路図、第７図は第
６図ｂのゲートを集積回路化したときの平面パタ
ーン、第８図は上記実施例と類似する従来のスイ
ツチングトランジスタ構造を示す図、第９図ａ，
ｂはこの発明の別の実施例の複合トランジスタ構
造を示す模式的平面図とそのハ―ハ′断面図、第
１０図はその複合トランジスタの等価回路図、第
１１図はその複合トランジスタを用いて構成した
排他的OR（NOR）ゲートの等価回路図、第１２
図は比較のために示す従来の排他的OR（NOR）
ゲートの等価回路図、第１３図ａ〜ｃは上記実施
例でのエミツタ配線の変形により得られる各種フ
アンクシヨン素子としての複合トランジスタの等
価回路図、第１４図ａ，ｂはこの発明の更に別の
実施例の複合トランジスタ構造を示す模式的平面
図とそのニ―ニ′断面図、第１５図はその複合ト
ランジスタの等価回路図、第１６図は第１４図ａ
を変形した模式的平面図、第１７図は第５図と第
１５図の等価回路で示される複合トランジスタを
組合せて構成したセツトリセツト端子付きマスタ
ースレーブ型Ｄタイプフリツプフロツプの等価回
路図、第１８図は比較のために示す従来の同じ機
能のフリツプフロツプの等価回路図、第１９図は
第１７図のフリツプフロツプと第６図ａのOR
（NOR）ゲートを組合せた1/3プリスケーラの等
価回路図、第２０図はこの発明を適用して効果が
大きい従来のラツチ回路の等価回路図である。 １１，３１，４１…ｐ型Si基板、１２，３２，
４２…ｎ型エピタキシヤル層、１３，３３，４３
…p⁺型素子分離層、１４_１，１４_２，３４_１，
３４_２，４４_１，４４_２，４４_３…ｐ型ベース
層、１５_１，１５_２，３５₁₁，３５₁₂，３５₂₁，
３５₂₂，４５_１，４５_２，４５_３…n⁺型エミツタ
層、１６_１，１６_２，３６_１，３６_２，４６_１，
４６_２…n⁺型埋込み層、１７_１，１７_２，３７
_１，３７_２，４７_１，４７_２…n⁺型コレクタ端
子取出し層、C₁，C₂…コレクタ端子、B₁，B₂，
B₃…ベース端子、Ｅ，E₁，E₂，E₃，E₄…エミツ
タ端子、Q₁₀₁，Q₁₀₂，Q₂₀₁，Q₂₀₂，Q₃₀₁，Q₃₀₂，
Q₃₀₃，Q₃₀₄…複合トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 差動トランジスタ対を構成要素とする差動型
   トランジスタ回路装置において、前記差動トラン
   ジスタ対は、半導体基板の素子分離された一つの
   島領域のコレクタ層内に複数のベース層と複数の
   エミツタ層を設け、かつ前記コレクタ層から複数
   のコレクタ端子を導出すると共に前記各ベース層
   からそれぞれベース端子を導出し、さらに前記各
   エミツタ層から共通にエミツタ端子を導出した複
   合トランジスタ構造としたことを特徴とする差動
   型トランジスタ回路装置。 ２ 複合トランジスタ構造は、コレクタ層中に２
   個の高濃度埋込み層を設けて各埋込み層から高濃
   度コレクタ端子取出し層を介してそれぞれコレク
   タ端子を導出し、前記各埋込み層上にそれぞれベ
   ース層を設けて各ベース層からそれぞれベース端
   子を導出し、前記各ベース層内にそれぞれエミツ
   タ層を設けて各エミツタ層から共通にエミツタ端
   子を導出したものである特許請求の範囲第１項記
   載の差動型トランジスタ回路装置。 ３ 複合トランジスタ構造は、コレクタ層中に２
   個の高濃度埋込み層を設けて各埋込み層から高濃
   度コレクタ端子取出し層を介してそれぞれコレク
   タ端子を導出し、前記２個の埋込み層上にまたが
   るように２個のベース層を設けて各ベース層から
   それぞれベース端子を導出し、前記各ベース層内
   の前記各埋込み層に対向する位置にそれぞれエミ
   ツタ層を設け、各エミツタ層から適当な組合せに
   より共通接続してエミツタ端子を導出したもので
   ある特許請求の範囲第１項記載の差動型トランジ
   スタ回路装置。 ４ 複合トランジスタ構造は、コレクタ層中に２
   個の高濃度埋込み層を設けて各埋込み層から高濃
   度コレクタ端子取出し層を介してそれぞれコレク
   タ端子を導出し、前記２個の埋込み層上にまたが
   るよう配置された１個のベース層と前記各埋込み
   層にそれぞれ対向するように配置された２個のベ
   ース層を設けて各ベース層からそれぞれベース端
   子を導出し、前記各ベース層内の前記各埋込み層
   に対向する位置にそれぞれエミツタ層を設けて各
   エミツタ層から共通にエミツタ端子を導出したも
   のである特許請求の範囲第１項記載の差動型トラ
   ンジスタ回路装置。