JPS6269717A - スイツチト・キヤパシタ型アナログ遅延線 - Google Patents
スイツチト・キヤパシタ型アナログ遅延線Info
- Publication number
- JPS6269717A JPS6269717A JP20879685A JP20879685A JPS6269717A JP S6269717 A JPS6269717 A JP S6269717A JP 20879685 A JP20879685 A JP 20879685A JP 20879685 A JP20879685 A JP 20879685A JP S6269717 A JPS6269717 A JP S6269717A
- Authority
- JP
- Japan
- Prior art keywords
- amplifier
- switched capacitor
- clock
- capacitor type
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 48
- 230000003111 delayed effect Effects 0.000 abstract description 6
- 238000005070 sampling Methods 0.000 abstract description 5
- XEBWQGVWTUSTLN-UHFFFAOYSA-M phenylmercury acetate Chemical compound CC(=O)O[Hg]C1=CC=CC=C1 XEBWQGVWTUSTLN-UHFFFAOYSA-M 0.000 abstract 1
- 101150103383 phiA gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000001444 catalytic combustion detection Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ遅延線に関し、特にスイッチト・キャ
パシタ回路を用いオペアンプを時分割多重使用するアナ
ログ遅延線に関する。
パシタ回路を用いオペアンプを時分割多重使用するアナ
ログ遅延線に関する。
Ｃ従来の技術〕
従来、能動素子を用いたアナログ遅延線はＣＣＤ （Ｃ
ｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ ） 、
ＢＢＤ （ＢｕｃｋｅｔＢｒｉｇａｃｊｅ Ｄｅｖｉｃ
ｅ）あるいはサンプル−ホー／ｌ／ト回路の縦続接続で
構成されていた。第３図にサンプル・ホールド回路の縦
続接続で構成された従来のアナログ遅延線の一例を示す
。このアナログ遅延線は３段の例を示しており、各段は
それぞれスイッチ６４． ６５．６６と、キャパシタ６
７、６８．６９と、オペアンプ？０．７１．７２とによ
って構成されている。
ｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ ） 、
ＢＢＤ （ＢｕｃｋｅｔＢｒｉｇａｃｊｅ Ｄｅｖｉｃ
ｅ）あるいはサンプル−ホー／ｌ／ト回路の縦続接続で
構成されていた。第３図にサンプル・ホールド回路の縦
続接続で構成された従来のアナログ遅延線の一例を示す
。このアナログ遅延線は３段の例を示しており、各段は
それぞれスイッチ６４． ６５．６６と、キャパシタ６
７、６８．６９と、オペアンプ？０．７１．７２とによ
って構成されている。
第３図に示したようなサンプル・ホールド回路の縦続接
続によるアナログ遅延線は、長い遅延が必要な場合、多
くの段数を要し、使用するオペアンプの数が増大し、Ｉ
Ｃのチップサイズ、消費電力が増加するという欠点を有
している。
続によるアナログ遅延線は、長い遅延が必要な場合、多
くの段数を要し、使用するオペアンプの数が増大し、Ｉ
Ｃのチップサイズ、消費電力が増加するという欠点を有
している。
また、ＣＣＤあるいはＢＢＤで構成されたアナログ遅延
線は構造的に雑音が多いことと、さらに現在広く用いら
れているＣＭＯ３のプロセスと親和性が悪く、オペアン
プ等地の回路と同一基板上に構成することが困難な場合
が多い。
線は構造的に雑音が多いことと、さらに現在広く用いら
れているＣＭＯ３のプロセスと親和性が悪く、オペアン
プ等地の回路と同一基板上に構成することが困難な場合
が多い。
本発明の目的は、上述のような欠点のないアナログ遅延
線を提供することにある。
線を提供することにある。
本発明のスイッチト・キャパシタ型アナログ遅延線は、
人力部に設けられたセレクタと、このセレクタに接続さ
れ、１個のオペアンプと複数のキャパシタおよびスイッ
チからなり、前記オペアンプを時分割多重使用する第１
のスイッチト・キャパシタ型増幅器と、この第１のスイ
ッチト・キャパシタ型増幅器に接続され、前記セレクタ
に第１のスイッチト・キャパシタ型増幅器の出力信号を
周期的に供給する第２のスイッチト・キャパシタ型増幅
器とを有することを特徴としている。
人力部に設けられたセレクタと、このセレクタに接続さ
れ、１個のオペアンプと複数のキャパシタおよびスイッ
チからなり、前記オペアンプを時分割多重使用する第１
のスイッチト・キャパシタ型増幅器と、この第１のスイ
ッチト・キャパシタ型増幅器に接続され、前記セレクタ
に第１のスイッチト・キャパシタ型増幅器の出力信号を
周期的に供給する第２のスイッチト・キャパシタ型増幅
器とを有することを特徴としている。
本発明によれば、スイッチト・キャパシタ型増幅器をサ
ンプル・ホールド回路の代わり用い、アンプ数の増大を
避けるためにオペアンプを時分割多重使用している。尚
、オペアンプを時分割多重使用するために入力部にはあ
るタイムスロットで入力を取り込むセレクタが必要とな
る。又、サンプリング・スロット以外の時刻に遅延され
た信号を供給するためにもう一つのスイッチト・キャパ
シタ型増幅器が必要となる。
ンプル・ホールド回路の代わり用い、アンプ数の増大を
避けるためにオペアンプを時分割多重使用している。尚
、オペアンプを時分割多重使用するために入力部にはあ
るタイムスロットで入力を取り込むセレクタが必要とな
る。又、サンプリング・スロット以外の時刻に遅延され
た信号を供給するためにもう一つのスイッチト・キャパ
シタ型増幅器が必要となる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
本実施例は、８タイムスロツトの遅延を実現しており、
入力部のセレクタと、第１のスイッチト・キャパシタ型
増幅器と、第２のスイッチト・キャパシタ型増幅器とか
ら構成される。
入力部のセレクタと、第１のスイッチト・キャパシタ型
増幅器と、第２のスイッチト・キャパシタ型増幅器とか
ら構成される。
セレクタは、スイッチ３及び４で構成され、スイッチ３
はアナログ遅延線の入力端子ＩＮに接続され、スイッチ
４は第２のスイッチト・キャパシタ型増幅器に接続され
ている。
はアナログ遅延線の入力端子ＩＮに接続され、スイッチ
４は第２のスイッチト・キャパシタ型増幅器に接続され
ている。
第１のスイッチト・キャパシタ型増幅器は、オペアンプ
１、キャパシタ４５〜６１およびスイッチ５〜４１で構
成されており、キャパシタ５４〜６１はオペアンプ１を
時分割多重して使用する際、スイッチ切換時の雑音を軽
減するためのものでＬＳＩのレイアウト等によっては不
必要な場合もある。第２のスイッチト・キャパシタ型増
幅器は、オペアンプ２、キャパシタ６２．６３及びスイ
ッチ８〜１１で構成されている。
１、キャパシタ４５〜６１およびスイッチ５〜４１で構
成されており、キャパシタ５４〜６１はオペアンプ１を
時分割多重して使用する際、スイッチ切換時の雑音を軽
減するためのものでＬＳＩのレイアウト等によっては不
必要な場合もある。第２のスイッチト・キャパシタ型増
幅器は、オペアンプ２、キャパシタ６２．６３及びスイ
ッチ８〜１１で構成されている。
第１のスイッチト・キャパシタ型増幅器の出力信号は、
スイッチ１２を介して第２のスイッチト・キャパシタ型
増幅器に供給される。第２のスイッチト・キャパシタ型
増幅器は、第１のスイッチト・キャパシタ型増幅器の出
力信号を一時蓄積して遅延させ入力部のセレクタに供給
する。
スイッチ１２を介して第２のスイッチト・キャパシタ型
増幅器に供給される。第２のスイッチト・キャパシタ型
増幅器は、第１のスイッチト・キャパシタ型増幅器の出
力信号を一時蓄積して遅延させ入力部のセレクタに供給
する。
次に、本実施例のスイッチト・キャパシタ型アナログ遅
延線の動作を説明する。第２図は、第１図の各スイッチ
を駆動するクロックを示す。第１図において同一のクロ
ックが供給されるスイッチには、○印の中に同一の記号
Ａ、Ｂ、Ｘ、Ｙまたは数字１〜８を付して示す。第２図
において、スイッチの、■、■、■にはそれぞれクロッ
クφ□。
延線の動作を説明する。第２図は、第１図の各スイッチ
を駆動するクロックを示す。第１図において同一のクロ
ックが供給されるスイッチには、○印の中に同一の記号
Ａ、Ｂ、Ｘ、Ｙまたは数字１〜８を付して示す。第２図
において、スイッチの、■、■、■にはそれぞれクロッ
クφ□。
φ８．φ８．φ、が供給され、スイッチ■、■・・・■
にはそれぞれクロックφ１．φ２・・・φ８が供給され
る。
にはそれぞれクロックφ１．φ２・・・φ８が供給され
る。
なお、第１図において○印の記号または数字の上に付さ
れているバーは、第２図に示すクロックとは位相が反転
したクロックが供給されることを示している。
れているバーは、第２図に示すクロックとは位相が反転
したクロックが供給されることを示している。
まず最初に、セレクタのスイッチ３および第１のスイッ
チト・キャパシタ型増幅器のスイッチ１３゜１４はクロ
ックφ１のサンプリング・スロットでオンになる。これ
によりセレクタは、入力端子ＩＮの遅延すべき信号を選
択する。このとき、スイッチ５はクロックφ、のタイム
スロットでオンになっており、第１のスイッチト・キャ
パシタ型増幅器はサンプル・ホールド回路として働き、
入力端子ＩＮからの信号をサンプリングする。サンプリ
ングされた信号は、クロックφ、のタイムスロットでオ
ンとなっているスイッチ１２を経て、第２のスイッチト
・キャパシタ型増幅器に供給される。
チト・キャパシタ型増幅器のスイッチ１３゜１４はクロ
ックφ１のサンプリング・スロットでオンになる。これ
によりセレクタは、入力端子ＩＮの遅延すべき信号を選
択する。このとき、スイッチ５はクロックφ、のタイム
スロットでオンになっており、第１のスイッチト・キャ
パシタ型増幅器はサンプル・ホールド回路として働き、
入力端子ＩＮからの信号をサンプリングする。サンプリ
ングされた信号は、クロックφ、のタイムスロットでオ
ンとなっているスイッチ１２を経て、第２のスイッチト
・キャパシタ型増幅器に供給される。
第２のスイッチト・キャパシタ型増幅器では、クロック
φＢのタイムスロットで第１のスイッチト・キャパシタ
型増幅器からの出力信号を一時蓄積し遅延させた信号を
サンプリング・スロット以外の時刻にセレクタに供給す
る。セレクタのスイッチ４は、クロックφ８のタイムス
ロットでオンし、第２のスイッチト・キャパシタ型増幅
器からの出力信号を選択する。
φＢのタイムスロットで第１のスイッチト・キャパシタ
型増幅器からの出力信号を一時蓄積し遅延させた信号を
サンプリング・スロット以外の時刻にセレクタに供給す
る。セレクタのスイッチ４は、クロックφ８のタイムス
ロットでオンし、第２のスイッチト・キャパシタ型増幅
器からの出力信号を選択する。
以上の動作でオペアンプ１および２に生ずるオフセット
は、第１のスイッチト・キャパシタ型増幅器ではスイッ
チ６．１６がオンすることによりキャンセルされ、第２
のスイッチト・キャパシタ型増幅器ではスイッチ８，１
０．１１がオンすることによりキャンセルされ、次の動
作に備える。
は、第１のスイッチト・キャパシタ型増幅器ではスイッ
チ６．１６がオンすることによりキャンセルされ、第２
のスイッチト・キャパシタ型増幅器ではスイッチ８，１
０．１１がオンすることによりキャンセルされ、次の動
作に備える。
セレクタのスイッチ４により選択された第２のスイッチ
ト、・キャパシタ型増幅器の出力信号は第１のスイッチ
ト・キャパシタ型増幅器に人力され、前述したと同様な
動作を繰り返す。すなわち、第１のスイッチト・キャパ
シタ型増幅器では、オペアンプ１が時分割多重使用され
、８タイムスロツトの遅延が実現され、遅延された信号
は出力端子ＯＵＴから出力される。
ト、・キャパシタ型増幅器の出力信号は第１のスイッチ
ト・キャパシタ型増幅器に人力され、前述したと同様な
動作を繰り返す。すなわち、第１のスイッチト・キャパ
シタ型増幅器では、オペアンプ１が時分割多重使用され
、８タイムスロツトの遅延が実現され、遅延された信号
は出力端子ＯＵＴから出力される。
以上、本発明の一実施例を説明したが、本発明はこの実
施例にのみ限定されるものではなく、本発明の範囲内で
種々の変形、変更が可能なことはもちろんである。
施例にのみ限定されるものではなく、本発明の範囲内で
種々の変形、変更が可能なことはもちろんである。
以上説明したように本発明では、スイッチト・キャパシ
タ型増幅器を時分割多重使用することにより、オペアン
プの数を減少させ、ＣＣＤ等に比べて雑音特性の良好な
スイッチト・キャパシタ型アナログ遅延線を提供するこ
とが可能となる。
タ型増幅器を時分割多重使用することにより、オペアン
プの数を減少させ、ＣＣＤ等に比べて雑音特性の良好な
スイッチト・キャパシタ型アナログ遅延線を提供するこ
とが可能となる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の回路を駆動するクロックを示す図、 第３図は従来回路の一例であるサンプル・ホールド回路
を縦続接続したアナログ遅延線を示す回路図である。 １．２ ・・・ オペアンプ ３〜４４ ・・・ スイッチ ４５〜６３ ・・・ キャパシタ 代理人 弁理士 岩 佐 義 幸 第１図
図の回路を駆動するクロックを示す図、 第３図は従来回路の一例であるサンプル・ホールド回路
を縦続接続したアナログ遅延線を示す回路図である。 １．２ ・・・ オペアンプ ３〜４４ ・・・ スイッチ ４５〜６３ ・・・ キャパシタ 代理人 弁理士 岩 佐 義 幸 第１図
Claims (1)
- （１）入力部に設けられたセレクタと、このセレクタに
接続され、１個のオペアンプと複数のキャパシタおよび
スイッチからなり、前記オペアンプを時分割多重使用す
る第１のスイッチト・キャパシタ型増幅器と、この第１
のスイッチト・キャパシタ型増幅器に接続され、前記セ
レクタに第１のスイッチト・キャパシタ型増幅器の出力
信号を周期的に供給する第２のスイッチト・キャパシタ
型増幅器とを有することを特徴とするスイッチト・キャ
パシタ型アナログ遅延線。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20879685A JPS6269717A (ja) | 1985-09-24 | 1985-09-24 | スイツチト・キヤパシタ型アナログ遅延線 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20879685A JPS6269717A (ja) | 1985-09-24 | 1985-09-24 | スイツチト・キヤパシタ型アナログ遅延線 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6269717A true JPS6269717A (ja) | 1987-03-31 |
Family
ID=16562259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20879685A Pending JPS6269717A (ja) | 1985-09-24 | 1985-09-24 | スイツチト・キヤパシタ型アナログ遅延線 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269717A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH048677U (ja) * | 1990-05-14 | 1992-01-27 |
-
1985
- 1985-09-24 JP JP20879685A patent/JPS6269717A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH048677U (ja) * | 1990-05-14 | 1992-01-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6035320A (en) | Fir filter architecture | |
| JP4681755B2 (ja) | 単一磁束量子論理回路および単一磁束量子出力変換回路 | |
| JPH0793553B2 (ja) | スイッチド・キャパシタ・フィルタ | |
| AU2366100A (en) | Circuits, systems and methods for processing data in a one-bit format | |
| CA1234415A (en) | Switched capacitor filter | |
| WO1999034517B1 (en) | Method and device for analogue to digital conversion | |
| US5325322A (en) | High-speed programmable analog transversal filter having a large dynamic range | |
| US5530681A (en) | Cascaded shift register beamformer | |
| US3522546A (en) | Digital filters | |
| US8073894B1 (en) | Compact switched-capacitor FIR filter implementation | |
| US6452424B1 (en) | Method and apparatus for multiple channel signal processing | |
| JPS6269717A (ja) | スイツチト・キヤパシタ型アナログ遅延線 | |
| CN100533987C (zh) | 多通道数字/模拟转换器设备 | |
| JP3320542B2 (ja) | デジタル信号をろ波する方法及びデジタル・フィルタ・アーキテクチャ | |
| JPS63290413A (ja) | ディジタル信号処理回路 | |
| JPH0685670A (ja) | サンプリング方法及びサンプリング・システム | |
| EP1041705A3 (en) | Charge pump circuit | |
| JP2003158445A (ja) | Ｎ次デジタルｆｉｒフィルタ及びフィルタリング方法 | |
| JPH0697767A (ja) | アナログ・サンプリング装置 | |
| Tanaka et al. | An integrated real-time programmable transversal filter | |
| JPH0472919A (ja) | アナログ・デイジタル変換装置 | |
| EP0977359B1 (en) | A digital filter for real, complex and m-times multiplexed signals | |
| JPH05290596A (ja) | スイッチトキャパシタサンプルホールド遅延回路 | |
| JPH02265316A (ja) | コンパレータ回路 | |
| US5306933A (en) | CCD delay line with selective delay period circuit |