JPH0793553B2 - スイッチド・キャパシタ・フィルタ - Google Patents
スイッチド・キャパシタ・フィルタInfo
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- JPH0793553B2 JPH0793553B2 JP58216144A JP21614483A JPH0793553B2 JP H0793553 B2 JPH0793553 B2 JP H0793553B2 JP 58216144 A JP58216144 A JP 58216144A JP 21614483 A JP21614483 A JP 21614483A JP H0793553 B2 JPH0793553 B2 JP H0793553B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
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- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積技術さらにはアクティブ・フィ
ルタの構成に適用して有効な技術に関し、例えばフィル
タ回路を内蔵した半導体集積回路におけるスイッチド・
キャパシタ・フィルタの構成に利用して有効な技術に関
する。
ルタの構成に適用して有効な技術に関し、例えばフィル
タ回路を内蔵した半導体集積回路におけるスイッチド・
キャパシタ・フィルタの構成に利用して有効な技術に関
する。
［背景技術］ 伝送線路に使用されるフィルタは、個別部品を使用した
LCフィルタから、演算増幅器（以下オペアンプと称す
る）を使用したRCアクティブ・フィルタへと発展してき
た。そして、近年に至っては、アクティブ・フィルタに
おける抵抗素子をスイッチとキャパシタとで置き換えた
スイッチド・キャパシタ・フィルタが使用されるように
なってきている。
LCフィルタから、演算増幅器（以下オペアンプと称す
る）を使用したRCアクティブ・フィルタへと発展してき
た。そして、近年に至っては、アクティブ・フィルタに
おける抵抗素子をスイッチとキャパシタとで置き換えた
スイッチド・キャパシタ・フィルタが使用されるように
なってきている。
一般に、所望の周波数特性を有するアクティブ・フィル
タを設計する場合、先ず希望するフィルタ特性を満足す
る伝達関数を求め、この伝達関数を１次または２次の有
理式に分解し、この有理式に対してその特性を実現する
基本ブロックを設計し、これらの基本ブロックを継続接
続させて構成する方法がある。
タを設計する場合、先ず希望するフィルタ特性を満足す
る伝達関数を求め、この伝達関数を１次または２次の有
理式に分解し、この有理式に対してその特性を実現する
基本ブロックを設計し、これらの基本ブロックを継続接
続させて構成する方法がある。
このスイッチド・キャパシタ・フィルタの設計において
は、伝達関数の表現にラプラス変換されたＳ関数の代わ
りに、Ｚ関数が使用される。Ｚ関数とＳ関数との関係
は、Ｚ＝eST（e:自然対数、T:サンプリング周期）で示
され、Ｓ→ｊωと置換して複素数表示すると、Ｚ＝ｅ
ｊω Tで表わされる。
は、伝達関数の表現にラプラス変換されたＳ関数の代わ
りに、Ｚ関数が使用される。Ｚ関数とＳ関数との関係
は、Ｚ＝eST（e:自然対数、T:サンプリング周期）で示
され、Ｓ→ｊωと置換して複素数表示すると、Ｚ＝ｅ
ｊω Tで表わされる。
ところで、Ｚ関数表示された伝達関数Ｈ（Ｚ）＝（Ｃ＋
DZ-1）／（Ａ＋BZ-1）で示される特性を実現する１次の
スイッチド・キャパシタ・フィルタとして、例えば第１
図および第２図に示すような回路形式が既に提案されて
いる（IE3 Solid−State Circuits Vol.SC−14 No.
6 1979年12月 1020〜1033頁 MOS Switched−Capaci
tor Analog Sampled Data Direct Form Recursiv
e Filters Ian.A.Young;ISCAS 1980年General Acti
ve Switched Capacitor Biguad Topology For Pr
ecision MOS Filters K.R.Laker 304〜308頁）。
DZ-1）／（Ａ＋BZ-1）で示される特性を実現する１次の
スイッチド・キャパシタ・フィルタとして、例えば第１
図および第２図に示すような回路形式が既に提案されて
いる（IE3 Solid−State Circuits Vol.SC−14 No.
6 1979年12月 1020〜1033頁 MOS Switched−Capaci
tor Analog Sampled Data Direct Form Recursiv
e Filters Ian.A.Young;ISCAS 1980年General Acti
ve Switched Capacitor Biguad Topology For Pr
ecision MOS Filters K.R.Laker 304〜308頁）。
ところが、第１図に示すような回路形式にあっては、各
キャパシタをそれぞれ図のように、C0,C1,C2,C5と置
き、各スイッチが図示のような状態にある時点（nt）に
おける電荷連続方程式を示すと、次式のようになる。
キャパシタをそれぞれ図のように、C0,C1,C2,C5と置
き、各スイッチが図示のような状態にある時点（nt）に
おける電荷連続方程式を示すと、次式のようになる。
すなわち、−［｛V1（nt）−V1（ｎ−１）Ｔ｝C1＋V
1（nt）・C2］＋V2｛（ｎ−１）Ｔ｝C0＝（C5＋C0）・V
2（nt）である。
1（nt）・C2］＋V2｛（ｎ−１）Ｔ｝C0＝（C5＋C0）・V
2（nt）である。
この電荷連続方程式をＺ変換して、伝達関数Ｈ（Ｚ）を
求めると次のようになる。
求めると次のようになる。
つまり、Ｈ（Ｚ）＝V2/V1＝｛（C1＋C2）−C1・Z-1｝／
｛（C5＋C0）−C0・Z-1である。
｛（C5＋C0）−C0・Z-1である。
これより、１次のフィルタの伝達関数の一般式Ｈ（Ｚ）
＝（Ｃ＋DZ-1）／（Ａ＋BZ-1）における係数Ａ〜Ｄはそ
れぞれ、Ａ＝C5＋C0,B＝−C0,C＝C1＋C2,D＝−C1となる
ことが分かる。
＝（Ｃ＋DZ-1）／（Ａ＋BZ-1）における係数Ａ〜Ｄはそ
れぞれ、Ａ＝C5＋C0,B＝−C0,C＝C1＋C2,D＝−C1となる
ことが分かる。
従って、第１図の回路形式においては、低い方のカット
オフ周波数いわゆるゼロ点（伝達関数の分子が０となる
周波数）が非常に低い特性を有するフィルタを実現した
い場合には、C/Dすなわち（C1＋C2）/C1を近似的に
「１」にしてやる必要がある。しかして、（C1＋C2）/C
1が「１」に近づくということは、キャパシタC1に比べ
てC2を非常に小さくしてやらなければならない。ところ
が、半導体集積回路におけるキャパシタ面積は、プロセ
スの最小加工寸法によって決まるある一定の大きさ以下
にすることができない。故に、（C1＋C2）/C1を「１」
にするには、C2に比べてC1を非常に大きくしてやらなけ
ればならない。
オフ周波数いわゆるゼロ点（伝達関数の分子が０となる
周波数）が非常に低い特性を有するフィルタを実現した
い場合には、C/Dすなわち（C1＋C2）/C1を近似的に
「１」にしてやる必要がある。しかして、（C1＋C2）/C
1が「１」に近づくということは、キャパシタC1に比べ
てC2を非常に小さくしてやらなければならない。ところ
が、半導体集積回路におけるキャパシタ面積は、プロセ
スの最小加工寸法によって決まるある一定の大きさ以下
にすることができない。故に、（C1＋C2）/C1を「１」
にするには、C2に比べてC1を非常に大きくしてやらなけ
ればならない。
そのため、第１図に示すような回路形式のフィルタを用
いた回路では、キャパシタC1の占有面積が大きくなり、
その結果チップサイズが大きくなってしまうとともに、
前段のオペアンプに対する負荷容量が大きくなるため、
オペアンプOP1の動作速度が低下し、消費電力が多くな
るという不都合がある。
いた回路では、キャパシタC1の占有面積が大きくなり、
その結果チップサイズが大きくなってしまうとともに、
前段のオペアンプに対する負荷容量が大きくなるため、
オペアンプOP1の動作速度が低下し、消費電力が多くな
るという不都合がある。
また、占有面積を削減するため、キャパシタC1とC2の比
を小さくすると、フィルタの周波数特性が劣化し、精度
が低下してしまうという不都合がある。
を小さくすると、フィルタの周波数特性が劣化し、精度
が低下してしまうという不都合がある。
一方、第２図に回路形式においては、次の電荷連続方程
式が成立する。
式が成立する。
すなわち、−［V1（nt）・C3−V1｛（ｎ−１）/2）Ｔ｝
・C4］＋V2｛（ｎ−１）Ｔ｝・C0＝V2（nt）・（C0＋
C5）である。
・C4］＋V2｛（ｎ−１）Ｔ｝・C0＝V2（nt）・（C0＋
C5）である。
これをＺ変換して、伝達関数Ｈ（Ｚ）を求めると、Ｈ
（Ｚ）＝（C3−C4・Ｚ−1/2／｛（C0＋C5）−C0Z-1｝と
なる。
（Ｚ）＝（C3−C4・Ｚ−1/2／｛（C0＋C5）−C0Z-1｝と
なる。
ここで、V1｛（ｎ−1/2）Ｔ｝＝V1｛（ｎ−１）Ｔ｝と
仮定すると、Ｈ（Ｚ）＝−（C3−C4・Z-1）／｛（C0＋C
5）−C0Z-1｝となり、１次/1次の形になる。ただし、Z
-1およびＺ−1/2なる演算子は、それぞれ数学的には１
周期前と半周期前のデータ（アナロウ信号量）であるこ
とを表わす演算子である。
仮定すると、Ｈ（Ｚ）＝−（C3−C4・Z-1）／｛（C0＋C
5）−C0Z-1｝となり、１次/1次の形になる。ただし、Z
-1およびＺ−1/2なる演算子は、それぞれ数学的には１
周期前と半周期前のデータ（アナロウ信号量）であるこ
とを表わす演算子である。
しかして、第２図の回路において、キャパシタC3のスイ
ッチS31,S32をキャパシタC4のスイッチS41,S42よりも半
周期位相のずれた第３図に示すようなタイミング動作さ
せることによりキャパシタC4には、半周期前のデータを
保持しておくことができる。
ッチS31,S32をキャパシタC4のスイッチS41,S42よりも半
周期位相のずれた第３図に示すようなタイミング動作さ
せることによりキャパシタC4には、半周期前のデータを
保持しておくことができる。
第２図の回路形式により、前述したようにゼロ点の低い
特性を有するフィルタを実現しようとすると、上式から
も分かるように、C3/C4を、「１」に近づけてやる必要
がある。これは、C3＝C4にすればよいので比較的容易で
あり、かつ第１図の回路形式のように容量比が大きくな
ってチップサイズが増大することもない。
特性を有するフィルタを実現しようとすると、上式から
も分かるように、C3/C4を、「１」に近づけてやる必要
がある。これは、C3＝C4にすればよいので比較的容易で
あり、かつ第１図の回路形式のように容量比が大きくな
ってチップサイズが増大することもない。
ここで、上記V1｛（ｎ−1/2）Ｔ｝＝V1｛（ｎ−１）
Ｔ｝なる仮定の意味を考察すると、これは１周期前のデ
ータと半周期前のデータが等しくなければならないこと
を意味する。しかし、第２図の回路形式のままでは、こ
のような条件は成立しない。従って、第２図の回路の前
段に、１周期前のデータを半周期前まで保持するサンプ
ルホールド回路が必要となる。
Ｔ｝なる仮定の意味を考察すると、これは１周期前のデ
ータと半周期前のデータが等しくなければならないこと
を意味する。しかし、第２図の回路形式のままでは、こ
のような条件は成立しない。従って、第２図の回路の前
段に、１周期前のデータを半周期前まで保持するサンプ
ルホールド回路が必要となる。
しかして、サンプルホールド回路を構成するには、スイ
ッチド・キャパシタとオペアンプを必要とする。そのた
め、サンプルホールド回路の分だけ占有面積が増加し、
かつ消費電力も増大する。例えば第２図の回路を利用し
た３次のフィルタでは、サンプルホールド回路の占有面
積および消費電力が全体のおよそ1/4を占めてしまうこ
とになる。
ッチド・キャパシタとオペアンプを必要とする。そのた
め、サンプルホールド回路の分だけ占有面積が増加し、
かつ消費電力も増大する。例えば第２図の回路を利用し
た３次のフィルタでは、サンプルホールド回路の占有面
積および消費電力が全体のおよそ1/4を占めてしまうこ
とになる。
［発明の目的］ この発明の目的は、従来に比べて顕著な効果を奏する半
導体集積技術を提供することにある。
導体集積技術を提供することにある。
この発明の他の目的は、例えばフィルタを内蔵した半導
体集積回路に適用した場合に、フィルタの占有面積を減
らして、チップサイズを縮減できるとともに消費電力の
少ないスイッチド・キャパシタ・フィルタを提供するこ
とにある。
体集積回路に適用した場合に、フィルタの占有面積を減
らして、チップサイズを縮減できるとともに消費電力の
少ないスイッチド・キャパシタ・フィルタを提供するこ
とにある。
この発明の更に他の目的は、周波数特性が良好で精度の
高いスイッチド・キャパシタ・フィルタを提供すること
にある。
高いスイッチド・キャパシタ・フィルタを提供すること
にある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわちこの発明は、例えばスイッチド・キャパシタ・
フィルタを内蔵した半導体集積回路において、フィルタ
の入力回路として２組の反転型のスイッチド・キャパシ
タと少なくとも１組の非反転型のスイッチド・キャパシ
タを並列に接続させたものを用い、少なくとも反転型の
スイッチド・キャパシタを２倍の周期のサンプリングク
ロックで動作させることにより、サンプルホールド回路
を用いずに１周期前のデータを保持して、１周期遅れの
データと共にフィードバック容量側へ移すことができる
ようにして、入力回路のキャパシタの容量比を大きくし
なくてもゼロ点の低いフィルタ特性を実現できる１次の
基本フィルタを提供し、これによってチップサイズを縮
減させ、かつ消費電力を減らすという上記目的を達成す
るものである。
フィルタを内蔵した半導体集積回路において、フィルタ
の入力回路として２組の反転型のスイッチド・キャパシ
タと少なくとも１組の非反転型のスイッチド・キャパシ
タを並列に接続させたものを用い、少なくとも反転型の
スイッチド・キャパシタを２倍の周期のサンプリングク
ロックで動作させることにより、サンプルホールド回路
を用いずに１周期前のデータを保持して、１周期遅れの
データと共にフィードバック容量側へ移すことができる
ようにして、入力回路のキャパシタの容量比を大きくし
なくてもゼロ点の低いフィルタ特性を実現できる１次の
基本フィルタを提供し、これによってチップサイズを縮
減させ、かつ消費電力を減らすという上記目的を達成す
るものである。
［実施例１］ 第４図は本発明を適用した１次/1次のフィルタの一実施
例を示す。
例を示す。
なお、この実施例の回路及び以下に述べる各実施例の回
路は、周知の半導体集積回路技術によって半導体基板上
に形成される。
路は、周知の半導体集積回路技術によって半導体基板上
に形成される。
この実施例では、２組の非反転型のスイッチド・キャパ
シタSC6,SC8と、２組の反転型のスイッチド・キャパシ
タSC7,SC9が互いに並列に接続されてなる入力回路２
が、入力端子１とオペアンプOP3の反転入力端子３との
間に接続されている。
シタSC6,SC8と、２組の反転型のスイッチド・キャパシ
タSC7,SC9が互いに並列に接続されてなる入力回路２
が、入力端子１とオペアンプOP3の反転入力端子３との
間に接続されている。
ここで、反転型のスイッチド・キャパシタとは、キャパ
シタにチャージされた電荷と絶対値が等しく正負の符号
（±）が逆の電荷が次段のフィードバック・キャパシタ
C0側に転送されるタイプのものを指し、非反転型のスイ
ッチド・キャパシタとは、キャパシタにチャージされた
電荷がそのままフィードバック・キャパシタC0側に転送
されるタイプのものを指す。上記スイッチド・キャパシ
タSC6,SC8内のキャパシタCV6とSC8は同じ大きさに、ま
たキャパシタC7とC9も同じ大きさに形成されている。
シタにチャージされた電荷と絶対値が等しく正負の符号
（±）が逆の電荷が次段のフィードバック・キャパシタ
C0側に転送されるタイプのものを指し、非反転型のスイ
ッチド・キャパシタとは、キャパシタにチャージされた
電荷がそのままフィードバック・キャパシタC0側に転送
されるタイプのものを指す。上記スイッチド・キャパシ
タSC6,SC8内のキャパシタCV6とSC8は同じ大きさに、ま
たキャパシタC7とC9も同じ大きさに形成されている。
さらに、この実施例の１次/1次のフィルタにおいては、
フィードバック用のスイッチド・キャパシタSC5の各ス
イッチS51,S52のサンプリングクロックの周期を基準周
期T0とすると、上記入力回路２を構成するスイッチド・
キャパシタSC6〜SC9の各スイッチS61,S62〜S91,S92は、
それぞれ第５図に示すように基準周期T0の２倍の周期2T
0で、かつスイッチS61,S62とS81およびS71,S72とS91,S
92はそれぞれ互いに１周期分ずれたサンプリングクロッ
クで動作される。しかもこの場合、スイッチS71,S72とS
81,S82は同じタイミングのクロックで、また、スイッチ
S61,S62とS91,S92は同じタイミングのクロックで動作さ
れる。
フィードバック用のスイッチド・キャパシタSC5の各ス
イッチS51,S52のサンプリングクロックの周期を基準周
期T0とすると、上記入力回路２を構成するスイッチド・
キャパシタSC6〜SC9の各スイッチS61,S62〜S91,S92は、
それぞれ第５図に示すように基準周期T0の２倍の周期2T
0で、かつスイッチS61,S62とS81およびS71,S72とS91,S
92はそれぞれ互いに１周期分ずれたサンプリングクロッ
クで動作される。しかもこの場合、スイッチS71,S72とS
81,S82は同じタイミングのクロックで、また、スイッチ
S61,S62とS91,S92は同じタイミングのクロックで動作さ
れる。
そのため、入力回路２の各キャパシタC6〜C9には、第５
図に示すようなタイミング入力信号に比例する電荷が入
って来る。そして、キャパシタC6とC8の電荷は入って来
たタイミングと同じタイミングでフイードバック・キャ
パシタC0側に転送される。これに対し、キャパシタC7C9
の電荷は、第５図に破線で示すように入って来たタイミ
ングより１周期遅れたタイミングでフイードバック・キ
ャパシタC0側に転送される。
図に示すようなタイミング入力信号に比例する電荷が入
って来る。そして、キャパシタC6とC8の電荷は入って来
たタイミングと同じタイミングでフイードバック・キャ
パシタC0側に転送される。これに対し、キャパシタC7C9
の電荷は、第５図に破線で示すように入って来たタイミ
ングより１周期遅れたタイミングでフイードバック・キ
ャパシタC0側に転送される。
言い換えるならば、破線で示されたタイミングでスイッ
チS72又はS92がオペアンプOP3の反転入力端子側に接続
され、スイッチS71又はS91が回路の接地電位（以下グラ
ンドと称する）側に接続される。
チS72又はS92がオペアンプOP3の反転入力端子側に接続
され、スイッチS71又はS91が回路の接地電位（以下グラ
ンドと称する）側に接続される。
その結果、第４図に示すフィルタ回路の時刻nTと（ｎ＋
１）Ｔにおける電荷連続方程式はそれぞれ次のようにな
る。
１）Ｔにおける電荷連続方程式はそれぞれ次のようにな
る。
すなわち、時刻nTでは、−V1（ｎ）・C8＋V1（ｎ−１）
・C9＋V2（ｎ−１）・C0＝V2（ｎ）・（C5＋C0）とな
り、また、時刻（ｎ＋１）Ｔでは、−V1（ｎ＋１）・C6
＋V1（ｎ）・C7＋V2（ｎ）・C0＝V2（ｎ＋１）・（C5＋
C0）となる。
・C9＋V2（ｎ−１）・C0＝V2（ｎ）・（C5＋C0）とな
り、また、時刻（ｎ＋１）Ｔでは、−V1（ｎ＋１）・C6
＋V1（ｎ）・C7＋V2（ｎ）・C0＝V2（ｎ＋１）・（C5＋
C0）となる。
しかして、この実施例では、C8＝C6、C9＝C7とされてい
る。そのため、時刻nTと時刻（ｎ＋１）Ｔにおける電荷
連続方程式は同じものとなり、一方についてのみ解くこ
とにより伝達関数を求めることができる。つまり、この
実施例では、一対のスイッチド・キャパシタSC6およびS
C7と一対のスイッチド・キャパシタSC8とSC9とを１周期
おきに交互に動作させることにより、第２図のフィルタ
回路において前段に１周期前のデータを半周期保持する
サンプルホールド回路を設け、スイッチド・キャパシタ
SC4をSC3と半周期ずらして動作させたのと同じ作用をな
すようになる。
る。そのため、時刻nTと時刻（ｎ＋１）Ｔにおける電荷
連続方程式は同じものとなり、一方についてのみ解くこ
とにより伝達関数を求めることができる。つまり、この
実施例では、一対のスイッチド・キャパシタSC6およびS
C7と一対のスイッチド・キャパシタSC8とSC9とを１周期
おきに交互に動作させることにより、第２図のフィルタ
回路において前段に１周期前のデータを半周期保持する
サンプルホールド回路を設け、スイッチド・キャパシタ
SC4をSC3と半周期ずらして動作させたのと同じ作用をな
すようになる。
試しに、上記時刻nTにおける電荷連続方程式をＺ変換し
て伝達関数Ｈ（Ｚ）を求めてみると、Ｚ変換された式、
V1（−C8＋Z-1C9）＝V2（S5＋C0−Z-1C0）より、Ｈ
（Ｚ）＝V2/V1＝−（C8−Z-1・C9）／｛（C5＋C0）−Z
-1・C0｝となり、第２図の回路について求めた伝達関数
と同じ形となる。この伝達関数より、ゼロ点が低いフィ
ルタ特性を実現する回路を設計するには、上式の分子を
「０」に近付ければ良いので、C8/C9「１」に近付けれ
ば良い。これはC8とC9をほぼ等しくすることで簡単に実
現することができる。
て伝達関数Ｈ（Ｚ）を求めてみると、Ｚ変換された式、
V1（−C8＋Z-1C9）＝V2（S5＋C0−Z-1C0）より、Ｈ
（Ｚ）＝V2/V1＝−（C8−Z-1・C9）／｛（C5＋C0）−Z
-1・C0｝となり、第２図の回路について求めた伝達関数
と同じ形となる。この伝達関数より、ゼロ点が低いフィ
ルタ特性を実現する回路を設計するには、上式の分子を
「０」に近付ければ良いので、C8/C9「１」に近付けれ
ば良い。これはC8とC9をほぼ等しくすることで簡単に実
現することができる。
このように、第４図の回路によれば、第２図の回路のよ
うに前段にサンプルホールド回路を設けることなく、第
２図の場合における前述のような伝達関数の分子のＺ
−1/2項をなくして、ゼロ点の低い特性を有するフィル
タをキャパシタの容量比を「１」に近づけることにより
実現することができる。その結果、第１図の回路形式に
比べて、各キャパシタの寸法を小さくすることができ、
回路の占有面積が減少してチップサイズが縮減されるよ
うになるとともに、前段のオペアンプ等の負荷容量も小
さくなるので、オペアンプOP3の動作速度が速くなる。
うに前段にサンプルホールド回路を設けることなく、第
２図の場合における前述のような伝達関数の分子のＺ
−1/2項をなくして、ゼロ点の低い特性を有するフィル
タをキャパシタの容量比を「１」に近づけることにより
実現することができる。その結果、第１図の回路形式に
比べて、各キャパシタの寸法を小さくすることができ、
回路の占有面積が減少してチップサイズが縮減されるよ
うになるとともに、前段のオペアンプ等の負荷容量も小
さくなるので、オペアンプOP3の動作速度が速くなる。
また、第１図の回路では、占有面積を一定の範囲に抑え
るためには、キャパシタC1とC2の比を小さくする必要が
あり、それによってフィルタ特性が劣化し精度が悪くな
るおそれがあるのに対し、上記実施例におけるフィルタ
回路では、所望のフィルタ特性に応じて反転型のスイッ
チド・キャパシタと非反転型のスイッチド・キャパシタ
とフィードバック用スイッチド・キャパシタの容量比を
決めてやることができるので、フィルタ特性が向上し、
精度も高くなるという利点がある。
るためには、キャパシタC1とC2の比を小さくする必要が
あり、それによってフィルタ特性が劣化し精度が悪くな
るおそれがあるのに対し、上記実施例におけるフィルタ
回路では、所望のフィルタ特性に応じて反転型のスイッ
チド・キャパシタと非反転型のスイッチド・キャパシタ
とフィードバック用スイッチド・キャパシタの容量比を
決めてやることができるので、フィルタ特性が向上し、
精度も高くなるという利点がある。
さらに、上記実施例の回路によれば、サンプルホールド
回路が不用となるため、第２図の回路形式のものに比べ
て、サンプルホールド回路の分だけ占有面積と消費電力
を減らすことができる。例えば、第４図の回路を用いて
３次のフィルタを構成した場合には、第２図の回路を用
いた場合に比べておよそ25％占有面積および消費電力を
少なくすることができる。
回路が不用となるため、第２図の回路形式のものに比べ
て、サンプルホールド回路の分だけ占有面積と消費電力
を減らすことができる。例えば、第４図の回路を用いて
３次のフィルタを構成した場合には、第２図の回路を用
いた場合に比べておよそ25％占有面積および消費電力を
少なくすることができる。
なお、本実施例においては、スイッチド・キャパシタSC
6〜SC9を動作させるため、基準クロックを1/2に分周し
たクロックが必要となるので、第１図の回路形式のもの
に比べてクロックの種類が増えることになる。ただし、
第２図の回路形式においては、位相の半周期ずれた２種
類のクロックを必要とするので、第２図の回路形式に比
べるとクロックの種類が増えることにはならない。
6〜SC9を動作させるため、基準クロックを1/2に分周し
たクロックが必要となるので、第１図の回路形式のもの
に比べてクロックの種類が増えることになる。ただし、
第２図の回路形式においては、位相の半周期ずれた２種
類のクロックを必要とするので、第２図の回路形式に比
べるとクロックの種類が増えることにはならない。
［実施例２］ 第６図および第７図に本発明の第２の実施例が示されて
いる。
いる。
この実施例では、上記第１の実施例における非反転型の
スイッチド・キャパシタSC6とSC8を一つのスイッチド・
キャパシタSC10で共用させるようにしている。つまり、
上記実施例１では並列に接続される電荷の注入と転送が
同時に行なわれる非反転型のスイッチド・キャパシタSC
6とSC8が１周期ごとに交互に動作されるようにされてい
る。従って、スイッチド・キャパシタSC6とSC8とを1/2
の周期で動作される一つの非反転型のスイッチド・キャ
パシタで置き換えることができる。
スイッチド・キャパシタSC6とSC8を一つのスイッチド・
キャパシタSC10で共用させるようにしている。つまり、
上記実施例１では並列に接続される電荷の注入と転送が
同時に行なわれる非反転型のスイッチド・キャパシタSC
6とSC8が１周期ごとに交互に動作されるようにされてい
る。従って、スイッチド・キャパシタSC6とSC8とを1/2
の周期で動作される一つの非反転型のスイッチド・キャ
パシタで置き換えることができる。
そこで、この第２の実施例では、第４図におけるスイッ
チド・キャパシタSC6とSC8とを一つのスイッチド・キャ
パシタSC10で置き換えて入力回路２′を構成するととも
に、このスイッチド・キャパシタSC10を第７図に示すよ
うに反転型スイッチド・キャパシタSC7,SC9の1/2の周期
で動作させるようにしている。これによって、第６図の
フィルタ回路は、第４図のものと全く同じ動作をし、同
様の作用、効果を奏するようになる。
チド・キャパシタSC6とSC8とを一つのスイッチド・キャ
パシタSC10で置き換えて入力回路２′を構成するととも
に、このスイッチド・キャパシタSC10を第７図に示すよ
うに反転型スイッチド・キャパシタSC7,SC9の1/2の周期
で動作させるようにしている。これによって、第６図の
フィルタ回路は、第４図のものと全く同じ動作をし、同
様の作用、効果を奏するようになる。
なお、第７図（ａ）はスイッチS11,S12が第６図のよう
に入力端子１とオペアンプOP3の反転入力端子３側に接
続されるタイミングを示し、第７図（ｂ）は、スイッチ
S11,S12がグランド側に接続されるタイミングを示す。
また第７図（ｃ）は、スイッチS71とS92が入力端子１と
オペアンプの反転入力端子３側に接続され、スイッチS
72,S91がそれぞれグランド側に接続されるタイミングを
示す。さらに、第７図（ｄ）は、スイッチS71とS92がグ
ランド側に接続され、スイッチS72とS91がオペアンプの
反転入力端子３と入力端子１側に接続されるタイミング
を示す。
に入力端子１とオペアンプOP3の反転入力端子３側に接
続されるタイミングを示し、第７図（ｂ）は、スイッチ
S11,S12がグランド側に接続されるタイミングを示す。
また第７図（ｃ）は、スイッチS71とS92が入力端子１と
オペアンプの反転入力端子３側に接続され、スイッチS
72,S91がそれぞれグランド側に接続されるタイミングを
示す。さらに、第７図（ｄ）は、スイッチS71とS92がグ
ランド側に接続され、スイッチS72とS91がオペアンプの
反転入力端子３と入力端子１側に接続されるタイミング
を示す。
第７図（ｃ）と（ｄ）に示す各スイッチの接続タイミン
グT1,T2の中の期間T3は、上記スイッチS71,S72およびS
91,S92がすべてフローティング状態（いずれの端子にも
接続されない状態）にされる期間を示す。この期間T3の
間は、キャパシタC7,C9にチャージされた電荷が保持さ
れる。この状態は、上記スイッチS71,S72およびS91,S92
を各々一対のMOSFETで構成し、両方のMOSFETを同時にオ
フ状態にさせることにより実現させることができる。
グT1,T2の中の期間T3は、上記スイッチS71,S72およびS
91,S92がすべてフローティング状態（いずれの端子にも
接続されない状態）にされる期間を示す。この期間T3の
間は、キャパシタC7,C9にチャージされた電荷が保持さ
れる。この状態は、上記スイッチS71,S72およびS91,S92
を各々一対のMOSFETで構成し、両方のMOSFETを同時にオ
フ状態にさせることにより実現させることができる。
［実施例３］ 第８図に本発明の第３の実施例が示されている。
この実施例は、第６図に示すような１次/1次のフィルタ
を２個並べてスイッチド・キャパシタSC11を介して接続
させるとともに、前段の入力から後段の入力へフィード
・フォワードをかけ、かつ後段の出力から前段の入力フ
ィード・バックをかけるよう接続をしてなる２次/2次の
形のフィルタF2の出力端子に、第６図に示す１次/1次の
フィルタF1を接続して３次のフィルタ回路を構成したも
のである。
を２個並べてスイッチド・キャパシタSC11を介して接続
させるとともに、前段の入力から後段の入力へフィード
・フォワードをかけ、かつ後段の出力から前段の入力フ
ィード・バックをかけるよう接続をしてなる２次/2次の
形のフィルタF2の出力端子に、第６図に示す１次/1次の
フィルタF1を接続して３次のフィルタ回路を構成したも
のである。
この回路の各オペアンプOP3〜OP5の反転入力端子に、そ
れぞれ反転型のスイッチド・キャパシタSC7,SC9と、非
反転型スイッチド・キャパシタSC10とが並列に接続され
てなる入力回路２′が接続されている。そして、上記各
入力回路２′内のスイッチド・キャパシタSC10を基準ク
ロックの周期で動作させ、スイッチド・キャパシタSC7
とSC9を基準クロックの２倍の周期のクロックで動作さ
せることによって、サンプルホールド回路を設けること
なく、伝達関数の分子のZT−1/2の項をなくして、容量
比の小さなキャパシタでゼロ点の低いフィルタ特性を実
現できるようにされている。
れぞれ反転型のスイッチド・キャパシタSC7,SC9と、非
反転型スイッチド・キャパシタSC10とが並列に接続され
てなる入力回路２′が接続されている。そして、上記各
入力回路２′内のスイッチド・キャパシタSC10を基準ク
ロックの周期で動作させ、スイッチド・キャパシタSC7
とSC9を基準クロックの２倍の周期のクロックで動作さ
せることによって、サンプルホールド回路を設けること
なく、伝達関数の分子のZT−1/2の項をなくして、容量
比の小さなキャパシタでゼロ点の低いフィルタ特性を実
現できるようにされている。
なお、第８図における入力回路２′を第４図に示すよう
に一組の非反転型のスイッチド・キャパシタSC6,SC8と
一組の反転型のスイッチド・キャパシタSC7,SC9とから
なる入力回路２によって置き換えることも可能である。
に一組の非反転型のスイッチド・キャパシタSC6,SC8と
一組の反転型のスイッチド・キャパシタSC7,SC9とから
なる入力回路２によって置き換えることも可能である。
また、第８図に示すような２次のフィルタF2を複数個縦
続接続させて、2n（n:整数）次のフィルタ回路やｎ個の
２次フィルタと１次のフィルタを縦続接続させて（2n＋
１）次のフィルタ回路を構成することもできる。
続接続させて、2n（n:整数）次のフィルタ回路やｎ個の
２次フィルタと１次のフィルタを縦続接続させて（2n＋
１）次のフィルタ回路を構成することもできる。
さらに、第４図の実施例では非反転型のスイッチド・キ
ャパシタと反転型のスイッチド・キャパシタとの対が２
つ並列に設けられ、２倍の周期で動作されるようにされ
た入力回路が構成されることにより、伝達関数の分子が
Ｃ＋DZ-1で示される１次/1次のフィルタが実現されてい
るが、上記のような非反転型のスイッチド・キャパシタ
と反転型のスイッチド・キャパシタとの対を３対以上並
列に接続し、これを３倍,4倍，‥‥の周期で動作させる
ことにより、Ｃ＋D1Z-1＋D2Z-2＋D3Z-3＋‥‥の式で示
されるようなトランスバーサル・フィルタを実現するこ
とも可能である。このようなトランスバーサル・フィル
タによれば遅延のフラット化および時間軸設計が容易に
なるという利点がある。
ャパシタと反転型のスイッチド・キャパシタとの対が２
つ並列に設けられ、２倍の周期で動作されるようにされ
た入力回路が構成されることにより、伝達関数の分子が
Ｃ＋DZ-1で示される１次/1次のフィルタが実現されてい
るが、上記のような非反転型のスイッチド・キャパシタ
と反転型のスイッチド・キャパシタとの対を３対以上並
列に接続し、これを３倍,4倍，‥‥の周期で動作させる
ことにより、Ｃ＋D1Z-1＋D2Z-2＋D3Z-3＋‥‥の式で示
されるようなトランスバーサル・フィルタを実現するこ
とも可能である。このようなトランスバーサル・フィル
タによれば遅延のフラット化および時間軸設計が容易に
なるという利点がある。
［効果］ （１）複数個の反転型のスイッチド・キャパシタと少な
くとも一つの非反転型のスイッチド・キャパシタが並列
に接続されてなる入力回路が、演算増幅器の一方の入力
端子に接続され、少なくとも反転型のスイッチド・キャ
パシタが基準クロックの２倍の周期で、互いに１周期ず
れて交互に動作されるようにされてなるので、サンプル
ホールド回路を用いずに１周期前のデータを保持して、
１周期遅れのデータと共にフィードバック容量側へ移す
ことができるようになり、入力回路内のキャパシタの容
量比を大きくしなくてもゼロ点の低いフィルタ特性を実
現できるようになるという作用により、フィルタの占有
面積が減少され、チップサイズが縮減されるとともに、
消費電力が減少されるという効果がある。
くとも一つの非反転型のスイッチド・キャパシタが並列
に接続されてなる入力回路が、演算増幅器の一方の入力
端子に接続され、少なくとも反転型のスイッチド・キャ
パシタが基準クロックの２倍の周期で、互いに１周期ず
れて交互に動作されるようにされてなるので、サンプル
ホールド回路を用いずに１周期前のデータを保持して、
１周期遅れのデータと共にフィードバック容量側へ移す
ことができるようになり、入力回路内のキャパシタの容
量比を大きくしなくてもゼロ点の低いフィルタ特性を実
現できるようになるという作用により、フィルタの占有
面積が減少され、チップサイズが縮減されるとともに、
消費電力が減少されるという効果がある。
（２）複数個の反転型のスイッチド・キャパシタと少な
くとも一つの非反転型のスイッチド・キャパシタが並列
に接続されてなる入力回路が、演算増幅器の一方の入力
端子に接続され、少なくとも反転型のスイッチド・キャ
パシタが基準クロックの２倍の周期で、互いに１周期ず
れて交互に動作されるようにされてなるので、入力回路
内のキャパシタの容量比を大きくしなくてもゼロ点の低
いフィルタ特性を実現できるようになるという作用によ
り、容量比の大きさが制約さえたものに比べてフィルタ
の周波数特性が向上され、精度が高くなるという効果が
ある。
くとも一つの非反転型のスイッチド・キャパシタが並列
に接続されてなる入力回路が、演算増幅器の一方の入力
端子に接続され、少なくとも反転型のスイッチド・キャ
パシタが基準クロックの２倍の周期で、互いに１周期ず
れて交互に動作されるようにされてなるので、入力回路
内のキャパシタの容量比を大きくしなくてもゼロ点の低
いフィルタ特性を実現できるようになるという作用によ
り、容量比の大きさが制約さえたものに比べてフィルタ
の周波数特性が向上され、精度が高くなるという効果が
ある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
［利用分野］ この発明は、ディジタル電話器用の等化LSI（イコライ
ザ）や 透過器あるいは画像、音声信号処理用LSIその他スイッ
チド・キャパシタ・フィルタが内蔵されたすべての半導
体集積回路装置に利用できるものである。
ザ）や 透過器あるいは画像、音声信号処理用LSIその他スイッ
チド・キャパシタ・フィルタが内蔵されたすべての半導
体集積回路装置に利用できるものである。
第１図は従来の１次フィルタの構成例を示す回路図、 第２図は従来の１次フィルタの他の実施例を示す回路
図、 第３図は、第２図のフィルタ回路における各スイッチド
・キャパシタ内のスイッチの動作タイミングを示すタイ
ミングチャート、 第４図は本発明を１次フィルタに適用した場合の第１の
実施例を示す回路図、 第５図はそのスイッチド・キャパシタの動作タイミング
を示すタイミングチャート、 第６図は本発明を１次のフィルタに適用した場合の第２
の実施例を示す回路図、 第７図はそのスイッチド・キャパシタ内の各スイッチの
動作タイミングを示すタイミングチャート、 第８図は本発明を３次のフィルタ回路に適用した場合の
一実施例を示す回路図である。 １……入力端子、2,2′……入力回路、３……オペアン
プ反転入力端子、OP1〜OP5……演算増幅器（オペアン
プ）、SC1〜SC11……スイッチド・キャパシタ、C0……
フィードバック用キャパシタ、C1〜C10……キャパシ
タ、S11,S12;〜S91,S92……スイッチ、T0……基準クロ
ック周期、F1……１次フィルタ、F2……２次フィルタ。
図、 第３図は、第２図のフィルタ回路における各スイッチド
・キャパシタ内のスイッチの動作タイミングを示すタイ
ミングチャート、 第４図は本発明を１次フィルタに適用した場合の第１の
実施例を示す回路図、 第５図はそのスイッチド・キャパシタの動作タイミング
を示すタイミングチャート、 第６図は本発明を１次のフィルタに適用した場合の第２
の実施例を示す回路図、 第７図はそのスイッチド・キャパシタ内の各スイッチの
動作タイミングを示すタイミングチャート、 第８図は本発明を３次のフィルタ回路に適用した場合の
一実施例を示す回路図である。 １……入力端子、2,2′……入力回路、３……オペアン
プ反転入力端子、OP1〜OP5……演算増幅器（オペアン
プ）、SC1〜SC11……スイッチド・キャパシタ、C0……
フィードバック用キャパシタ、C1〜C10……キャパシ
タ、S11,S12;〜S91,S92……スイッチ、T0……基準クロ
ック周期、F1……１次フィルタ、F2……２次フィルタ。
Claims (2)
- 【請求項１】非反転入力端子が基準電源電位に接続され
た演算増幅器と、入力端子と前記演算増幅器の反転入力
端子との間に接続され上記入力端子に供給された入力信
号に対応した電荷を上記演算増幅器の反転入力端子に転
送する入力回路と、上記演算増幅器の出力端子と反転入
力端子との間に接続されたフィードバック・キャパシタ
と、上記演算増幅器の出力端子と反転入力端子との間に
接続されたフィードバック用スイッチド・キャパシタと
からなるスイッチド・キャパシタ・フィルタにおいて、 上記フィードバック用スイッチド・キャパシタは、１個
のキャパシタとその一方の端子に接続されたスイッチと
他方の端子に接続されたスイッチからなりそのキャパシ
タにチャージされた電荷を同一符号の電荷のまま移送可
能な非反転型スイッチド・キャパシタで構成され、 上記入力回路は、１個のキャパシタとその一方の端子に
接続されたスイッチと他方の端子に接続されたスイッチ
とからなりそのキャパシタにチャージされた電荷を異な
る符号の電荷として移送可能なｎ個（ｎは整数）の反転
型スイッチド・キャパシタとｎ個の非反転型スイッチド
・キャパシタとが並列に接続されてなるとともに、上記
スイッチド・キャパシタのうち同じ型のスイッチド・キ
ャパシタにおけるキャパシタは互いに等しい容量とさ
れ、かつ上記ｎ個の反転型のスイッチド・キャパシタは
それぞれ上記フィードバック用スイッチド・キャパシタ
のｎ倍の周期で互いに１周期ずれて交互にスイッチング
動作され、上記ｎ個の非反転型のスイッチド・キャパシ
タもそれぞれ上記フィードバック用スイッチド・キャパ
シタのｎ倍の周期で互いに１周期ずれて交互にスイッチ
ング動作されるように構成されていることを特徴とする
スイッチド・キャパシタ・フィルタ。 - 【請求項２】非反転入力端子が基準電源電位に接続され
た演算増幅器と、入力端子と前記演算増幅器の反転入力
端子との間に接続され上記入力端子に供給された入力信
号に対応した電荷を上記演算増幅器の反転入力端子に転
送する入力回路と、上記演算増幅器の出力端子と反転入
力端子との間に接続されたフィードバック・キャパシタ
と、上記演算増幅器の出力端子と反転入力端子との間に
接続されたフィードバック用スイッチド・キャパシタと
からなるスイッチド・キャパシタ・フィルタにおいて、 上記フィードバック用スイッチド・キャパシタは、１個
のキャパシタとその一方の端子にスイッチと他方の端子
に接続されたスイッチとからなりそのキャパシタにチャ
ージされた電荷を同一符号の電荷のまま移送可能な非反
転型スイッチド・キャパシタで構成され、 上記入力回路は、１個のキャパシタとその一方の端子に
接続されたスイッチと他方の端子に接続されたスイッチ
とからなりそのキャパシタにチャージされた電荷を異な
る符号の電荷として移送可能なｎ個の反転型スイッチド
・キャパシタと１個の非反転型スイッチド・キャパシタ
とが並列に接続されてなるとともに、上記ｎ個の反転型
スイッチド・キャパシタにおけるキャパシタは互いに等
しい容量とされ、かつ上記ｎ個の反転型スイッチド・キ
ャパシタはそれぞれ上記非反転型スイッチド・キャパシ
タのｎ倍の周期で互いに１周期ずれて交互にスイッチン
グ動作され、上記１個の非反転型スイッチド・キャパシ
タは上記フィードバック用スイッチド・キャパシタと同
一の周期でスイッチング動作されるように構成されてい
ることを特徴とするスイッチド・キャパシタ・フィル
タ。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216144A JPH0793553B2 (ja) | 1983-11-18 | 1983-11-18 | スイッチド・キャパシタ・フィルタ |
| GB08421200A GB2149990A (en) | 1983-11-18 | 1984-08-21 | A semiconductor integrated circuit |
| FR8413337A FR2555377A1 (fr) | 1983-11-18 | 1984-08-29 | Circuit electronique utilisable dans les dispositifs a circuit integre contenant des filtres a condensateurs commutes |
| KR1019840007075A KR930007299B1 (ko) | 1983-11-18 | 1984-11-12 | 반도체 집적회로 |
| DE3441476A DE3441476C2 (de) | 1983-11-18 | 1984-11-13 | Integrierte Halbleiterschaltung |
| IT23632/84A IT1177241B (it) | 1983-11-18 | 1984-11-16 | Circuito integrato a semiconduttori, in particolare filtro attivo a condesatori commutati |
| US07/110,574 US4769612A (en) | 1983-11-18 | 1987-10-15 | Integrated switched-capacitor filter with improved frequency characteristics |
| US07/233,012 US4835482A (en) | 1983-11-18 | 1988-08-17 | Semiconductor integrated circuit forming a switched capacitor filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216144A JPH0793553B2 (ja) | 1983-11-18 | 1983-11-18 | スイッチド・キャパシタ・フィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60109321A JPS60109321A (ja) | 1985-06-14 |
| JPH0793553B2 true JPH0793553B2 (ja) | 1995-10-09 |
Family
ID=16683960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58216144A Expired - Lifetime JPH0793553B2 (ja) | 1983-11-18 | 1983-11-18 | スイッチド・キャパシタ・フィルタ |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US4769612A (ja) |
| JP (1) | JPH0793553B2 (ja) |
| KR (1) | KR930007299B1 (ja) |
| DE (1) | DE3441476C2 (ja) |
| FR (1) | FR2555377A1 (ja) |
| GB (1) | GB2149990A (ja) |
| IT (1) | IT1177241B (ja) |
Families Citing this family (69)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1233890A (en) * | 1985-05-27 | 1988-03-08 | Peter Gillingham | Decimating filter |
| FR2619974B1 (fr) * | 1987-08-26 | 1991-10-18 | France Etat | Quadripole de filtrage a capacites commutees pour lineariser la reponse phase/frequence dudit filtre |
| USRE35494E (en) * | 1987-12-22 | 1997-04-22 | Sgs-Thomson Microelectronics, S.R.L. | Integrated active low-pass filter of the first order |
| US4948992A (en) * | 1988-10-31 | 1990-08-14 | International Business Machines Corporation | Static method to negate offset voltages in CMOS operational amplifiers |
| US4988952B1 (en) * | 1989-06-06 | 1995-10-31 | Linear Techn Inc | High q switched capacitor filter having internal thin-film resistors |
| US5168461A (en) * | 1989-08-21 | 1992-12-01 | Industrial Technology Research Institute | Switched capacitor differentiators and switched capacitor differentiator-based filters |
| JP3337241B2 (ja) * | 1991-07-26 | 2002-10-21 | テキサス インスツルメンツ インコーポレイテツド | 改良型多重チャンネル・センサーインターフェース回路とその製造方法 |
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| JP3260197B2 (ja) * | 1993-02-16 | 2002-02-25 | 株式会社鷹山 | 加算回路 |
| US5459417A (en) * | 1993-06-28 | 1995-10-17 | Alliedsignal Inc. | Apparatus for detecting DC content of an AC waveform |
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| DE4411693A1 (de) * | 1994-04-06 | 1995-10-12 | Killat Dirk Dipl Ing | Schaltung und Verfahren zur Tiefpaßfilterung bei Mehrfachabtastung von Signalen |
| US5796883A (en) * | 1995-09-04 | 1998-08-18 | Nec Corporation | Optical integrated circuit and method for fabricating the same |
| US6185264B1 (en) * | 1997-12-17 | 2001-02-06 | Ove Kris Gashus | Apparatus and method for frequency shift keying |
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| US6057713A (en) * | 1998-03-12 | 2000-05-02 | Motorola, Inc. | Method and apparatus for performing voltage sampling |
| US6091940A (en) | 1998-10-21 | 2000-07-18 | Parkervision, Inc. | Method and system for frequency up-conversion |
| US7515896B1 (en) | 1998-10-21 | 2009-04-07 | Parkervision, Inc. | Method and system for down-converting an electromagnetic signal, and transforms for same, and aperture relationships |
| US6061551A (en) | 1998-10-21 | 2000-05-09 | Parkervision, Inc. | Method and system for down-converting electromagnetic signals |
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-
1984
- 1984-08-21 GB GB08421200A patent/GB2149990A/en not_active Withdrawn
- 1984-08-29 FR FR8413337A patent/FR2555377A1/fr active Pending
- 1984-11-12 KR KR1019840007075A patent/KR930007299B1/ko not_active Expired - Fee Related
- 1984-11-13 DE DE3441476A patent/DE3441476C2/de not_active Expired - Fee Related
- 1984-11-16 IT IT23632/84A patent/IT1177241B/it active
-
1987
- 1987-10-15 US US07/110,574 patent/US4769612A/en not_active Expired - Lifetime
-
1988
- 1988-08-17 US US07/233,012 patent/US4835482A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60109321A (ja) | 1985-06-14 |
| FR2555377A1 (fr) | 1985-05-24 |
| KR850004359A (ko) | 1985-07-11 |
| GB8421200D0 (en) | 1984-09-26 |
| GB2149990A (en) | 1985-06-19 |
| US4769612A (en) | 1988-09-06 |
| IT8423632A0 (it) | 1984-11-16 |
| IT8423632A1 (it) | 1986-05-16 |
| DE3441476A1 (de) | 1985-05-30 |
| IT1177241B (it) | 1987-08-26 |
| KR930007299B1 (ko) | 1993-08-04 |
| US4835482A (en) | 1989-05-30 |
| DE3441476C2 (de) | 1996-01-04 |
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