JPS627149A - 半導体装置における書込み、読出し方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体記憶装置に係わり、特に絶縁体上の半
導体層中に形成されるＭＯＳトランジスタを用いた半導
体記憶装置に関する。

（発明の技術的背景とその問題点） 、個のＭＯＳキャパシタとで形成されるが、キャパシタ
の容量を小さくすることには限界があり、この構造を用
いる限りにおいては集積度の向上を望むのは殆ど不可能
に近くなっている。

〔発明の目的〕

本発明は上記事情を考慮してなされたもので、その目的
とするところは、絶縁体上に形成されるＭＯＳトランジ
スタを利用して、より小さなダイナミックメモリの素子
構造を実現することができ、高集積化及び高速化をはか
り得る半導体記憶装置を提供することにある。

〔発明の概要〕

本発明の骨子は、１個のＭｏ８　トランジスタで１つの
メモリ素子を実現することにあり、絶縁体上に形成され
るＭｏ８ｈランジスタのゲート及びドレインに印加する
電圧の大きざとタイミングとを制御することにより、Ｍ
ＯＳトランジスタ自体に記憶機能を持たせることにある
。

即ち本発明は、情報の書込み及び読出しを行う半導体記
憶装置において、電気的に浮遊している加したのち、書
込むべき情報に応じてゲート電圧。

ドレイン電圧の順或いはドレイン電圧、ゲート電圧の順
に印加電圧を零にしチャネル領域の多数キャリア数をＩ
）御する書込み手段と、上記ＭＯＳトーランジスタのコ
ンダクタンスの変化を検出して上記書込まれた情報を読
出す読出し手段とを設けるようにしたものである。

（発明の効果〕 本発明によれば、１個のＭＯＳトランジスタで１個のメ
モリ素子が実現できるので、従来の構造に比べて素子の
占有面積が小さくなる。このため、高集積・高速の半導
体記憶装置を実現することができる。ま赳、１個のＭＯ
Ｓトランジスタで１個のメモリ素子を実現できるので、
その構造が簡単となり、製造の容易化をはかり得る等の
利点もある。

〔発明の実施例〕

以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例に係わる半導体記憶装置を示
す概略構成図である。絶縁体１０上に形、〜型ＭＯＳト
ランジスタ２０が構成されている。

ここで、シリコン層２１は、例えば５ｉＯｚ膜等の絶縁
体１０上に多結晶や非晶質のシリコン膜を■ 、パ・形成した後、このシリコン膜をビームアニールに
より単結晶化して形成され□る。また、単結晶化したシ
リコン層の素子形成領域以外を酸化して素子分離用酸化
膜が形成されるものとなっている。

上記ＭＯＳトランジスタ２０のソース２２は接地され、
ドレイン２３及びゲート２５はセンス回路３０に接続さ
れている。センス回路３０は、ＭＯＳトランジスタ２０
の記憶情報の書込み及び読出しを行うもので、ゲート及
びドレインに印加する電圧の大きさとタイミングとを制
御するものとなっている。

ここで、センス回路３０は、情報の書込み時に印加タイ
ミングに２つのモードを有する。第１のモー゛ドは、第
、２図（ａ）に示す如くゲート及びドレインにしきい値
電圧程度の電圧（５Ｖ）をそれぞれ印加したのち、ゲー
ト電圧Ｇをゼロにし、その１００　ｐｓｅｃ後にドレイ
ン電圧りをゼロにするモトイオン化の生じない程度の電
圧（２，５Ｖ）を印加し、ゲートにしきい値程度の電圧
を印加する。

そして、このとき流れる電流からＭＯＳトランジスタ２
０に書込まれた情報を読出すものとなっている。

なお、上記のＭＯＳトランジスタ２０は通常の半導体メ
モリ素子と同様に、マトリックス状に配列し、ゲート及
びドレインをそれぞれワード線及　　　　：びビット線
等に接続することに°より、記憶回路と　　　　□して
機能するものとなっている。

次に、上記構成された本装胃の作用について説明する。

まず、ＭＯＳトランジスタ２０のソース電圧を０■とし
、ゲート及びドレインにそれぞれ５Ｖの電圧を印加する
。このとき、第３図（ａ）に示す如くチャネルを形成す
る電子濃度が高くなり、正孔はシリコン層２１の下部に
押込まれ、絶対量も減少する。また、ドレイン電圧が高
いため、ドレイン近傍でインパクトイオン化により発生
した正孔が絶えずソース近傍で再結合する。

そこで、ゲート電圧をＯｖにすると、シリコン層、発生
した正孔がシリコン層２１に蓄積する。

−′″″″ ン゛ト電圧をＯｖにした後の１００　ｐｓｅｃ後にドレ
イン電圧をＯｖにすると、平衡状態に近い状態が実現さ
れる。

これに対して、第３図（ａ）の状態よりドレイン電圧を
０■にし、その１００　ｐｓｅｃ後にゲート電圧をＯｖ
にすると、第３図（Ｃ）に示す如くチャネルを形成して
いた電子はソース・ドレインの両方向に流れ出す。しか
し、ソース・ドレイン共に０■であるため、電位勾配が
小さく、インパクトイオン化は殆ど起こらない。そこで
、電子が流れ出してしまったシリコン層は正孔が過少な
非平衡状態となる。

以上のように、シリコン層中に正孔を十分蓄積するか、
或いは正孔過少の状態にするかの２つの方向を選択する
ことにより、ＭＯＳトランジスタ２０に記憶素子として
の書込み機能を持たせることができる。

さて、読出し時には、インパクトイオン化が生しない程
度のドレイン電圧を印加する。シリコン層２１が平衡状
態に近い状ｆｆ！（第３図（１））に示す状態）では、
しきい値程度のゲート電圧を印加すると、第４図（ａ）
に示す如くシリコン層２１今日− の正孔歯が多く、オーバシュートによりドレイン電流が
流れる。これに対し、シリコン層２１が非平衡状態（第
３図（Ｃ）に示す状態）にある場合は、第４図（ｂ）に
示す如く、同じ電圧を印加し°＝７１ ても正孔の量が少ないため、基板電位が低くドレイン電
流は殆ど流れない。

、以上のようにすれば、シリコン層２１内に正孔が十分
蓄積しているか否かの２種類の情報を見分けることがで
きることになる。

かくして本実施例によれば、ＭＯＳトランジスタ２０に
記憶素子の機能を持たせることができる。

即ち、１個のＭＯＳトランジスタ２０から１個のメモリ
セルを実現することができる。このため、従来の１トラ
ンジスタ／１キヤパシタからなるメモリセルを用いたも
のに比較して、より高集積化及び高速化をはかり得る。

また、素子構造が簡単であるため、容易に製造できる等
の利点もある。

なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記ＭＯＳトランジスタはＮ型に限るもの
ではなく、Ｐ型であってもよい。

さらに、シリコン層はＳｉＯ２等の非晶質絶縁体上に形
成されたもの（Ｓｏ　Ｉ　）ではなく、サファイア等の
単結晶絶縁体上に形成された（ＳＯ８）脱しない範囲で
゛、種々変形して実施することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる半導体記憶装置を示
す概略構成図、第２図（ａ）（ｂ）は上°記装置に用い
たセンス回路の作用を説明するための信号波形図、第３
図（ａ）〜（Ｃ）は書込み作用を説明するための模式図
、第４図（ａ）（ｂ）は読出し作用を説明するための模
式図である。 １０・・・絶縁体、２０・・・ＮチャネルＭＯＳトラン
ジスタ、２１・・・Ｐ型シリコン層、２２・・・ソース
、２３・・・ドレイン、２４・・・ゲート酸化膜、２５
・・・ゲート電極、３０・・・センス回路。 出願人　工業技術院長　等々力　達 第　２　図 （ａ）　　　　　　　　　　　　（ｂ）第　３５２

Claims (3)

【特許請求の範囲】
1. （１）電気的に浮遊している一導電型の半導体層の両端
   に該半導体層とは逆導電型の不純物層からなるソース・
   ドレインを形成し、且つ上記半導体層上に絶縁膜を介し
   てゲート電極を形成してなるＭＯＳトランジスタと、こ
   のトランジスタにゲート電圧及びドレイン電圧を印加し
   たのち、書込むべき情報に応じてゲート電圧、ドレイン
   電圧の順或いはドレイン電圧、ゲート電圧の順に印加電
   圧を零にしチャネル領域の多数キャリア数を制御する書
   込み手段と、上記ＭＯＳトランジスタのコンダクタンス
   の変化を検出して上記書込まれた情報を読出す読出し手
   段とを具備してなることを特徴とする半導体記憶装置。
2. （２）前記ＭＯＳトランジスタを形成する半導体層は、
   絶縁体上に形成されたものであることを特徴とする特許
   請求の範囲第１項記載の半導体記憶装置。
3. （３）前記書込み時にドレインに印加する電圧はインパ
   クトイオン化が生じる程度のドレイン電圧であり、前記
   読出し時にドレインに印加する電圧はインパクトイオン
   化が生じない程度のドレイン電圧であることを特徴とす
   る特許請求の範囲第１項記載の半導体記憶装置。