JPS6272041A - キヤツシユメモリ制御装置 - Google Patents
キヤツシユメモリ制御装置Info
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- JPS6272041A JPS6272041A JP60212821A JP21282185A JPS6272041A JP S6272041 A JPS6272041 A JP S6272041A JP 60212821 A JP60212821 A JP 60212821A JP 21282185 A JP21282185 A JP 21282185A JP S6272041 A JPS6272041 A JP S6272041A
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- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュメモリの制御装置に関し、特にブロ
ックロード中に処理装置からメモリリードリクエストが
発生した際の制御方式の改良に関する。
ックロード中に処理装置からメモリリードリクエストが
発生した際の制御方式の改良に関する。
処理装置（以下ＣＰＵと称す）とメインメモリとの動作
スピードのギャップを埋めるために、周知の如く両者の
間に高速・小容量のメモリで構成されるキャッシュ記憶
装置を設ける方策がよく採用される。メインメモリは予
め容量が一定の多数のブロックに分割され、これら多数
のブロックのうちの一部のブロックに格納されているデ
ータを、キャッシュ記憶装置内のキャッシュメモリに書
込んでおく （このような書込みをブロックロードとい
う）。
スピードのギャップを埋めるために、周知の如く両者の
間に高速・小容量のメモリで構成されるキャッシュ記憶
装置を設ける方策がよく採用される。メインメモリは予
め容量が一定の多数のブロックに分割され、これら多数
のブロックのうちの一部のブロックに格納されているデ
ータを、キャッシュ記憶装置内のキャッシュメモリに書
込んでおく （このような書込みをブロックロードとい
う）。
ＣＰＵがメモリデータのリードリクエストを出すと、先
ずリードリクエストされているデータがキャッシュメモ
リに存在する（ヒツト）か否（ミスヒント）かが調べら
れる。もしヒツトすればキャッシュメモリからの読出し
データのうちの当嘉亥データがＣＰＵに送出される０反
対にミスヒツトすればキャッシュメモリからの読出しデ
ータは放棄され、メインメモリの当３亥アドレスのデー
タを読んでＣＰＵに送出すると共に当該データが含まれ
るブロックがキャッシュメモリの空ブロックまたは例え
ば最も永く使用されていないデータを記憶しているブロ
ックにブロックロードされる。一般にこの１ブロツクの
データ量はメインメモリからキャッシュメモリに転送さ
れるデータ単位よりも大きいため、１回のブロックロー
ドに対してメインメモリの読出し動作およびキャッシュ
メモリへの書込み動作は複数回行なわれることになる。
ずリードリクエストされているデータがキャッシュメモ
リに存在する（ヒツト）か否（ミスヒント）かが調べら
れる。もしヒツトすればキャッシュメモリからの読出し
データのうちの当嘉亥データがＣＰＵに送出される０反
対にミスヒツトすればキャッシュメモリからの読出しデ
ータは放棄され、メインメモリの当３亥アドレスのデー
タを読んでＣＰＵに送出すると共に当該データが含まれ
るブロックがキャッシュメモリの空ブロックまたは例え
ば最も永く使用されていないデータを記憶しているブロ
ックにブロックロードされる。一般にこの１ブロツクの
データ量はメインメモリからキャッシュメモリに転送さ
れるデータ単位よりも大きいため、１回のブロックロー
ドに対してメインメモリの読出し動作およびキャッシュ
メモリへの書込み動作は複数回行なわれることになる。
ミスヒツト時に発生するブロックロード要求が開始され
て最後の読出しデータがキャッシュメモリへ書込みを終
了するまでの期間であるブロックロード動作中、キャッ
シュメモリへ読出しデータを書込んでいるときは、キャ
ッシュメモリが占有されるためにキャッシュメモリから
の読出しは行なうことができない。
て最後の読出しデータがキャッシュメモリへ書込みを終
了するまでの期間であるブロックロード動作中、キャッ
シュメモリへ読出しデータを書込んでいるときは、キャ
ッシュメモリが占有されるためにキャッシュメモリから
の読出しは行なうことができない。
従来、このブロックロード中にＣＰＵがメモリデータの
リードリクエストを出した場合、ブロックロード中はキ
ャッシュメモリをブロックロードに占有させているため
、ＣＰＵのメモリデータのリードリクエストは必ずブロ
ックロードの終了を待って受は付けるように構成されて
いた。
リードリクエストを出した場合、ブロックロード中はキ
ャッシュメモリをブロックロードに占有させているため
、ＣＰＵのメモリデータのリードリクエストは必ずブロ
ックロードの終了を待って受は付けるように構成されて
いた。
上述したように従来のキャッシュメモリＩＩＩ御装置で
は、ＣＰＵのメモリリードリクエストがブロックロード
の終了まで必ず待たされることになり、キャッシュメモ
リ処理装置のスルーブツトを低下させるという欠点があ
った。
は、ＣＰＵのメモリリードリクエストがブロックロード
の終了まで必ず待たされることになり、キャッシュメモ
リ処理装置のスルーブツトを低下させるという欠点があ
った。
本発明の目的は、ブロックロード中にＣＰＵから後続の
メモリリードリクエストが発生した場合、その後続のメ
モリリードリクエストデータのブロックアドレスがブロ
ックロード中のブロックアドレスと等しいときは、ブロ
ックロード中に後続のメモリリードリクエストの処理が
可能なように構成することにより、キャッシュメモリ処
理装置のスループントを向上させることにある。
メモリリードリクエストが発生した場合、その後続のメ
モリリードリクエストデータのブロックアドレスがブロ
ックロード中のブロックアドレスと等しいときは、ブロ
ックロード中に後続のメモリリードリクエストの処理が
可能なように構成することにより、キャッシュメモリ処
理装置のスループントを向上させることにある。
本発明は上記目的を達成するために、１回のブロックロ
ード要求に対して発生する複数のメモリリクエストに対
応するメモリリプライデータの数をカウントするカウン
ト回路と、 処理装置で発生する後続のメモリリクエストのアドレス
とキャッシュメモリの書込みアドレスとを比較する比較
回路と、 キャッシュメモリからの読出しデータとメインメモリか
らの読出しデータを選択する選択回路と、ブロックロー
ド中に処理装置から後続のメモリリードリクエストが発
生し且つ前記比較回路の出力が前記′ｄｔ続のメモリリ
クエストのブロックアドレスとキャッシュメモリの書込
みブロックアドレスとが一致していることを示すとき、
前記カウント回路のカウント値、ブロックロードアドレ
ス及び前記後続のメモリリクエストのアドレスに基づき
前記後続のメモリリードリクエストのアドレスに対応す
るデータが既にキャッシュメモリに書込まれたブロック
内ワードであるか否かを判定する判定回路と、 該判定回路で既に書込みが行なわれたと判定された場合
には、前記後続のメモリリードリクエストのアドレスで
キャンシュメモリから読出されたデータをブロックロー
ドによってキャッシュメモリが専有されていないタイミ
ングで前記選択回路で選択させ、前記書込みが未だ終了
していないと判定された場合には、前記後続のメモリリ
ードリクエストのアドレスと同一のアドレスのメモリリ
プライデータが返却されるまで前記メモリリードリクエ
ストを待ち合わせ、その返却と同時にメモリリプライタ
イミングでメモリリプライデータを前記選択回路で選択
させる制御手段とを設ける。
ード要求に対して発生する複数のメモリリクエストに対
応するメモリリプライデータの数をカウントするカウン
ト回路と、 処理装置で発生する後続のメモリリクエストのアドレス
とキャッシュメモリの書込みアドレスとを比較する比較
回路と、 キャッシュメモリからの読出しデータとメインメモリか
らの読出しデータを選択する選択回路と、ブロックロー
ド中に処理装置から後続のメモリリードリクエストが発
生し且つ前記比較回路の出力が前記′ｄｔ続のメモリリ
クエストのブロックアドレスとキャッシュメモリの書込
みブロックアドレスとが一致していることを示すとき、
前記カウント回路のカウント値、ブロックロードアドレ
ス及び前記後続のメモリリクエストのアドレスに基づき
前記後続のメモリリードリクエストのアドレスに対応す
るデータが既にキャッシュメモリに書込まれたブロック
内ワードであるか否かを判定する判定回路と、 該判定回路で既に書込みが行なわれたと判定された場合
には、前記後続のメモリリードリクエストのアドレスで
キャンシュメモリから読出されたデータをブロックロー
ドによってキャッシュメモリが専有されていないタイミ
ングで前記選択回路で選択させ、前記書込みが未だ終了
していないと判定された場合には、前記後続のメモリリ
ードリクエストのアドレスと同一のアドレスのメモリリ
プライデータが返却されるまで前記メモリリードリクエ
ストを待ち合わせ、その返却と同時にメモリリプライタ
イミングでメモリリプライデータを前記選択回路で選択
させる制御手段とを設ける。
ブロックロード中に処理装置から後続のメモリリードリ
クエストが発生すると、そのメモリリードリクエストの
アドレスのブロックアドレスとブロックロード処理が行
なわれているブロックロードアドレスのブロックアドレ
スとが比較回路で比較され、両アドレスの一致の有無が
調べられる。
クエストが発生すると、そのメモリリードリクエストの
アドレスのブロックアドレスとブロックロード処理が行
なわれているブロックロードアドレスのブロックアドレ
スとが比較回路で比較され、両アドレスの一致の有無が
調べられる。
一方、ブロックロード要求に対して発生する複数のメモ
リリプライデータの数がカウント回路でカウントされ、
判定回路は比較回路の出力が一致を示すとき、カウント
回路のカウント値、ブロックロードアドレス及び後続の
メモリリードリクエストのアドレスから要求されたデー
タが既にキャンシュメモリに書込まれたブロック内ワー
ドであるか否かを判定する。そして、既に書込まれたデ
ータである場合には、後続のメモリリードリクエストの
アドレスによってキャッシュメモリから読出されたデー
タをブロックロードによってキャッシュメモリが占有さ
れていないタイミングで読出してＣＰＵに送出し、書込
みが未だ終了していないと判定されたときは、要求され
たデータが処理装置から返却されるまで待ち合わせ、返
却されたときに処理装置へ送出する。
リリプライデータの数がカウント回路でカウントされ、
判定回路は比較回路の出力が一致を示すとき、カウント
回路のカウント値、ブロックロードアドレス及び後続の
メモリリードリクエストのアドレスから要求されたデー
タが既にキャンシュメモリに書込まれたブロック内ワー
ドであるか否かを判定する。そして、既に書込まれたデ
ータである場合には、後続のメモリリードリクエストの
アドレスによってキャッシュメモリから読出されたデー
タをブロックロードによってキャッシュメモリが占有さ
れていないタイミングで読出してＣＰＵに送出し、書込
みが未だ終了していないと判定されたときは、要求され
たデータが処理装置から返却されるまで待ち合わせ、返
却されたときに処理装置へ送出する。
第１図は本発明の一実施例のブロック図である。
一般に、メインメモリ （図示せず）は、１ブロツクが
例えば３２バイトの容量を有する多数のブロックに分割
されている。これに対し、メインメモリとキャンシュメ
モリ１との間で転送されるデータ単位はブロックの容量
より小さく例えば８バイトになっている。従って、ミス
ヒツトが生じた場合にメインメモリに対して４回メモリ
リードリクエスト信号ＭＲＱを出し、これを受けてメイ
ンメモリから送出されるメモリリードデータＭＲＤを４
回キャッシュメモリ１に書込むことによってブロックロ
ードが完了する。なお、ＣＰＵが要求するメモリリード
データは最初のメモリリプライタイミングでリプライ信
号ＲＰＹとともにＣＰＵへ送出する。メインメモリはサ
イクルタイムが例えば１００ｎｓであり、ＣＰＵのサイ
クルタイムはそれより短く例えば５０ｎｓとなっている
ため、メインメモリはメモリリードリクエストＭＲＱを
ＣＰＵサイクルで２７（Ｔはｔ ＣＰＵサイクル）に１
回受付けることになり、メモリリプライデータＭＲＤ及
びメモリリプライ信号ＭＲＹも同様に２Ｔに１回送出す
ることになる。
例えば３２バイトの容量を有する多数のブロックに分割
されている。これに対し、メインメモリとキャンシュメ
モリ１との間で転送されるデータ単位はブロックの容量
より小さく例えば８バイトになっている。従って、ミス
ヒツトが生じた場合にメインメモリに対して４回メモリ
リードリクエスト信号ＭＲＱを出し、これを受けてメイ
ンメモリから送出されるメモリリードデータＭＲＤを４
回キャッシュメモリ１に書込むことによってブロックロ
ードが完了する。なお、ＣＰＵが要求するメモリリード
データは最初のメモリリプライタイミングでリプライ信
号ＲＰＹとともにＣＰＵへ送出する。メインメモリはサ
イクルタイムが例えば１００ｎｓであり、ＣＰＵのサイ
クルタイムはそれより短く例えば５０ｎｓとなっている
ため、メインメモリはメモリリードリクエストＭＲＱを
ＣＰＵサイクルで２７（Ｔはｔ ＣＰＵサイクル）に１
回受付けることになり、メモリリプライデータＭＲＤ及
びメモリリプライ信号ＭＲＹも同様に２Ｔに１回送出す
ることになる。
第１図において、アドレスレジスタ７はＣＰＵからメモ
リリクエストアドレスＡＤＤがセットされるレジスタで
ある。このレジスタ７は、メモリリクエストアドレスＡ
ＤＤの内のブロックアドレスＭＡＲを格納する部分と、
ブロック内ワードアドレスＭＡＬを格納する例えば２ビ
ツトの部分に分かれ、ブロック内ワードアドレスＭＡＬ
は図示しない手段によりブロックロード動作前半におい
て所定の順序で更新される。アドレスレジスタ７の全て
の内容はアドレス信号ＭＡＤとしてキャッシュメモリｌ
に選択回路１０を介して加えられ、ブロックアドレスＭ
ＡＲは比較回路３に入力され、ブロック内ワードアドレ
スＭＡＬは判定回路４に入力される。
リリクエストアドレスＡＤＤがセットされるレジスタで
ある。このレジスタ７は、メモリリクエストアドレスＡ
ＤＤの内のブロックアドレスＭＡＲを格納する部分と、
ブロック内ワードアドレスＭＡＬを格納する例えば２ビ
ツトの部分に分かれ、ブロック内ワードアドレスＭＡＬ
は図示しない手段によりブロックロード動作前半におい
て所定の順序で更新される。アドレスレジスタ７の全て
の内容はアドレス信号ＭＡＤとしてキャッシュメモリｌ
に選択回路１０を介して加えられ、ブロックアドレスＭ
ＡＲは比較回路３に入力され、ブロック内ワードアドレ
スＭＡＬは判定回路４に入力される。
ブロックロードアドレスレジスタ８は、ブロックロード
動作中の所定のタイミングで開かれるゲート回路９を介
してアドレスレジスタ７の内容がセントされるレジスタ
で、ブロックアドレスＢＡＨを格納する部分と２ビツト
のブロック内ワードアドレスＢＡＬを格納する部分とか
ら構成される。
動作中の所定のタイミングで開かれるゲート回路９を介
してアドレスレジスタ７の内容がセントされるレジスタ
で、ブロックアドレスＢＡＨを格納する部分と２ビツト
のブロック内ワードアドレスＢＡＬを格納する部分とか
ら構成される。
ブロックロードアドレスレジスタ８の全ての内容ＢＬＡ
は選択回路１０を介してキャッシュメモリ１に加えられ
、ブロックアドレスＢＡＨは比較回路３に入力され、ブ
ロック内ワードアドレスＢＡＬは判定回路４に入力され
る。上記ブロック内ワードアドレスＢＡＬは図示しない
手段によりブロックロード動作後半において所定の順序
で更新される。キャッシュメモリｌは図示しないメイン
メモリの複数のブロックのアドレスとデータのコピーを
記憶するメモリで、選択回路１０を介したアドレスＭＡ
Ｄ、ＢＬＡとメインメモリからのメモリリードデータＭ
ＲＤと、制御部５からのキャッシュ書込み信号ＣＷＴと
が入力され、ヒツト信号ＨＩＴとキャッシュリードデー
タＣＨＤを出力する。
は選択回路１０を介してキャッシュメモリ１に加えられ
、ブロックアドレスＢＡＨは比較回路３に入力され、ブ
ロック内ワードアドレスＢＡＬは判定回路４に入力され
る。上記ブロック内ワードアドレスＢＡＬは図示しない
手段によりブロックロード動作後半において所定の順序
で更新される。キャッシュメモリｌは図示しないメイン
メモリの複数のブロックのアドレスとデータのコピーを
記憶するメモリで、選択回路１０を介したアドレスＭＡ
Ｄ、ＢＬＡとメインメモリからのメモリリードデータＭ
ＲＤと、制御部５からのキャッシュ書込み信号ＣＷＴと
が入力され、ヒツト信号ＨＩＴとキャッシュリードデー
タＣＨＤを出力する。
キャッシュメモリ１はアドレスレジスタ７にセットされ
たアドレスＭＡＤが入力された際、アドレスＭＡＤと同
一のアドレスが内部に記憶されているかを参照し、記憶
されている場合はヒツト信号ＨＩＴを“１″とし、記憶
されていない場合はヒツト信号ＨＩＴを“０”のままと
する、また、制御部５からのキャッシュ書込み信号ＣＷ
Ｔが“１”のタイミングで選択回路１０から入力されて
いるアドレスにメモリリードデータＭＲＤを書込み、キ
ャッシュ書込み信号ＣＷＴが“０”のタイミングでは選
択回路ｌＯから入力されているアドレスのデータがあれ
ばそれをキャッシュリードデータＣＲＤとして出力する
。
たアドレスＭＡＤが入力された際、アドレスＭＡＤと同
一のアドレスが内部に記憶されているかを参照し、記憶
されている場合はヒツト信号ＨＩＴを“１″とし、記憶
されていない場合はヒツト信号ＨＩＴを“０”のままと
する、また、制御部５からのキャッシュ書込み信号ＣＷ
Ｔが“１”のタイミングで選択回路１０から入力されて
いるアドレスにメモリリードデータＭＲＤを書込み、キ
ャッシュ書込み信号ＣＷＴが“０”のタイミングでは選
択回路ｌＯから入力されているアドレスのデータがあれ
ばそれをキャッシュリードデータＣＲＤとして出力する
。
カウント回路２は、例えば２ビツトのカウンタで構成さ
れ、１回のブロックロード要求に対して発生する複数の
メモリリクエストに対応するメモリリプライ信号ＭＰＹ
をカウントし、このカウンタ回路２のカウント値ＣＮＴ
は判定回路４に入力される。比較回路３は、アドレスレ
ジスタ７のブロックアドレスＭＡＨとブロックロードア
ドレスレジスタ８からのブロックアドレスＢＡＨとを比
較するもので両アドレスが一致しているとき判定回路４
．制御部５に加わるアドレス一致信号ＥＱＬを例えば“
１°とする。
れ、１回のブロックロード要求に対して発生する複数の
メモリリクエストに対応するメモリリプライ信号ＭＰＹ
をカウントし、このカウンタ回路２のカウント値ＣＮＴ
は判定回路４に入力される。比較回路３は、アドレスレ
ジスタ７のブロックアドレスＭＡＨとブロックロードア
ドレスレジスタ８からのブロックアドレスＢＡＨとを比
較するもので両アドレスが一致しているとき判定回路４
．制御部５に加わるアドレス一致信号ＥＱＬを例えば“
１°とする。
判定回路４は、アドレス一致信号ＥＱＬが“ｌ”のとき
、ブロックロードアドレスレジスタ８のブロック内ワー
ドアドレスＢＡＬの現在値とカウント回路２のカウント
値ＣＮＴとから、ブロックロードが開始されたブロック
内ワードアドレスを算出する。これは、例えばブロック
内ワードアドレスＢＡＬが００→０１−１０−１１−０
０の順で更新されるとすると、現在のブロック内ワード
アドレスＢＡＬが例えば「１０」でカウント値が「２」
であれば、２つ前の値「ＯＯ」を開始アドレスとする０
判定回路４は開始アドレスを算出すると、その開始アド
レスとアドレスレジスタ７のブロック内ワードアドレス
ＭＡＬとを比較し、アドレスレジスタ７にセットされた
要求アドレスのデータが既にキャッシュメモリ内に書込
まれたデータか否かを判定する。この判定は、前述の開
始アドレスとカウント回路２のカウント値から既にキャ
ッシュメモリに書込まれたデータのブロック内ワードア
ドレスが判るので、アドレスレジスタ７のブロック内ワ
ードアドレスＭＡＬがその中に含まれているか否かで判
定できる０判定回路４は、アドレスレジスタ７にセット
された要求アドレスのデータが既にキャッシュメモリ内
に書込まれたデータであると判定したときは、制御部５
に加わる判定信号ＪＡＧを例えば“ｌ”とする。
、ブロックロードアドレスレジスタ８のブロック内ワー
ドアドレスＢＡＬの現在値とカウント回路２のカウント
値ＣＮＴとから、ブロックロードが開始されたブロック
内ワードアドレスを算出する。これは、例えばブロック
内ワードアドレスＢＡＬが００→０１−１０−１１−０
０の順で更新されるとすると、現在のブロック内ワード
アドレスＢＡＬが例えば「１０」でカウント値が「２」
であれば、２つ前の値「ＯＯ」を開始アドレスとする０
判定回路４は開始アドレスを算出すると、その開始アド
レスとアドレスレジスタ７のブロック内ワードアドレス
ＭＡＬとを比較し、アドレスレジスタ７にセットされた
要求アドレスのデータが既にキャッシュメモリ内に書込
まれたデータか否かを判定する。この判定は、前述の開
始アドレスとカウント回路２のカウント値から既にキャ
ッシュメモリに書込まれたデータのブロック内ワードア
ドレスが判るので、アドレスレジスタ７のブロック内ワ
ードアドレスＭＡＬがその中に含まれているか否かで判
定できる０判定回路４は、アドレスレジスタ７にセット
された要求アドレスのデータが既にキャッシュメモリ内
に書込まれたデータであると判定したときは、制御部５
に加わる判定信号ＪＡＧを例えば“ｌ”とする。
制御部５は、ＣＰＵからメモリリードリクエスト信号Ｒ
ＥＱを受けると、そのリクエスト信号ＲＥＱがブロック
ロード動作の前半以外の期間に入力されたときに限り図
示しないセント信号を送出してＣＰＵからのアドレスＡ
ＤＤをアドレスレジスタ７にセットする。そして、この
セットをブロックロード動作中以外で行なったときは、
選択回路ｌＯをアドレスレジスタ７側に切換え、ヒント
信号ＨＩＴが“ｌ”になるか否かを監視する。そして、
ヒツト信号ＨＩＴが１°になれば選択回路６をキャッシ
ュメモリ１側に切換え、アドレスレジスタ７のアドレス
ＭＡＤで読出されたキャッシュリードデータＣＨＤをリ
プライ信号ＲＰＹとともにＣＰＵへ送出する。また、ヒ
ツト信号ＨＩＴが“１″にならないと、後述するブロッ
クロード動作を開示する。一方、ブロックロード動作の
後半部分において新たなメモリリードリクエスト信号Ｒ
ＥＱが発生し、そのメモリリードリクエスト信号ＲＥＱ
に伴うＣＰＵアドレスＡＤＤをアドレスレジスタ７にセ
ットしたときは、ブロックロード動作と並行して判定回
路４の判定結果に基づく後述するキャッシュ一致処理を
行なう。
ＥＱを受けると、そのリクエスト信号ＲＥＱがブロック
ロード動作の前半以外の期間に入力されたときに限り図
示しないセント信号を送出してＣＰＵからのアドレスＡ
ＤＤをアドレスレジスタ７にセットする。そして、この
セットをブロックロード動作中以外で行なったときは、
選択回路ｌＯをアドレスレジスタ７側に切換え、ヒント
信号ＨＩＴが“ｌ”になるか否かを監視する。そして、
ヒツト信号ＨＩＴが１°になれば選択回路６をキャッシ
ュメモリ１側に切換え、アドレスレジスタ７のアドレス
ＭＡＤで読出されたキャッシュリードデータＣＨＤをリ
プライ信号ＲＰＹとともにＣＰＵへ送出する。また、ヒ
ツト信号ＨＩＴが“１″にならないと、後述するブロッ
クロード動作を開示する。一方、ブロックロード動作の
後半部分において新たなメモリリードリクエスト信号Ｒ
ＥＱが発生し、そのメモリリードリクエスト信号ＲＥＱ
に伴うＣＰＵアドレスＡＤＤをアドレスレジスタ７にセ
ットしたときは、ブロックロード動作と並行して判定回
路４の判定結果に基づく後述するキャッシュ一致処理を
行なう。
第２図は上述のブロックロードの動作タイムチャートで
あり、以下第１図及び第２図に基づいて本実施例の動作
を説明する。
あり、以下第１図及び第２図に基づいて本実施例の動作
を説明する。
ブロックロード動作の前半以外の期間でＣＰＵからメモ
リリードリクエスト信号ＲＥＱとアドレスＡＤＤが発生
すると、アドレスＡＤＤはアドレスレジスタ７にセット
され、キャッシュメモリ１では選択回路１０がアドレス
レジスタ７側に切換えられることによってアドレスレジ
スタ７にセットされたアドレスＭＡＤに該当するアドレ
スが内部に記憶されているか否かが参照される。この結
果キャッシュメモリ１に該当するアドレスが存在すれば
、キャッシュメモリ１から制御部５に加えられているヒ
ント信号ＨＩＴは論理“ｌｏとなり、制御部５は選択回
路６においてキャッシュ読出しデータＣＨＤを選択させ
、出力データＤＴＯとしてＣＰＵに送出させる。
リリードリクエスト信号ＲＥＱとアドレスＡＤＤが発生
すると、アドレスＡＤＤはアドレスレジスタ７にセット
され、キャッシュメモリ１では選択回路１０がアドレス
レジスタ７側に切換えられることによってアドレスレジ
スタ７にセットされたアドレスＭＡＤに該当するアドレ
スが内部に記憶されているか否かが参照される。この結
果キャッシュメモリ１に該当するアドレスが存在すれば
、キャッシュメモリ１から制御部５に加えられているヒ
ント信号ＨＩＴは論理“ｌｏとなり、制御部５は選択回
路６においてキャッシュ読出しデータＣＨＤを選択させ
、出力データＤＴＯとしてＣＰＵに送出させる。
キャッシュメモリ１に１亥当するアドレスが存在しない
場合は、ヒツト信号ＨＩＴが論理“１”にならないため
に、制御部５はブロックロードを開始する。制御部５は
ブロックロードを開始すると、先ずメモリリードリクエ
スト信号ＭＲＱをメインメモリに送出し、アドレスレジ
スタ７が保持するアドレスＭＡＤによって指定される番
地を続出す。このメモリリードリクエスト信号ＭＲＱは
第２図のＯＰＵタイミングＴ２．Ｔ３．Ｔ４．Ｔ６の４
つのタイミングでそれぞれＲＱＩ−ＲＱ４として出され
、アドスタレジスタフの内容は図示しない手段により下
位２ビツトの値（ブロック内ワードアドレス）が各タイ
ミングで所定の順序で更新される。
場合は、ヒツト信号ＨＩＴが論理“１”にならないため
に、制御部５はブロックロードを開始する。制御部５は
ブロックロードを開始すると、先ずメモリリードリクエ
スト信号ＭＲＱをメインメモリに送出し、アドレスレジ
スタ７が保持するアドレスＭＡＤによって指定される番
地を続出す。このメモリリードリクエスト信号ＭＲＱは
第２図のＯＰＵタイミングＴ２．Ｔ３．Ｔ４．Ｔ６の４
つのタイミングでそれぞれＲＱＩ−ＲＱ４として出され
、アドスタレジスタフの内容は図示しない手段により下
位２ビツトの値（ブロック内ワードアドレス）が各タイ
ミングで所定の順序で更新される。
メインメモリはメモリリードリクエスト信号ＭＲＱを受
けると、メモリリプライ信号ＭＲＹとともに指定された
アドレスのメモリリードデータＭＲＤを送出する。制御
部５は最初のメモリリプライ信号ＭＲＹ （ＲＹＩ）を
第２図のＣＰＵタイミングＴＩＯで受は取ると選択回路
６においてメモリリードデータＭＲＤを選択させ、リプ
ライ信号ＲＰＹとともに出力データＤＴＯをＣＰＵに送
出する。同時に制御部５はゲート信号ａを送出してゲー
ト回路９を開きアドレスレジスタ７の内容をブロックロ
ードアドレスレジスタ８に転送すると共に選択回路１０
を切換え、ブロックロードアドレスレジスタ８にセント
されたアドレスＢＬＡによって示されるキャッシュメモ
リｌの番地にキャッシュ書込み信号ＣＷＴを送出するこ
とによりメモリリードデータＭＲＤを書込む。キャッシ
ュメモリｌへの書込み動作は後続する３つのメモリリー
ドデータについても行なわれ、第２図の各ＣＰＵタイミ
ングＴＩ２． Ｔ１４． Ｔ１６で制御部５がメモリリ
プライ信号ＭＲＹをそれぞれＲＹ２〜ＲＹ４として受は
取り、ブロックロードアドレスレジスタ８の下位２ビツ
トの内容が図示しない手段により各リプライタイミング
で所定の順序で更新されたアドレスにキャッシュ書込み
信号ＣＷＴを送出することによって書込みを行ない、ブ
ロックロードを終了する。
けると、メモリリプライ信号ＭＲＹとともに指定された
アドレスのメモリリードデータＭＲＤを送出する。制御
部５は最初のメモリリプライ信号ＭＲＹ （ＲＹＩ）を
第２図のＣＰＵタイミングＴＩＯで受は取ると選択回路
６においてメモリリードデータＭＲＤを選択させ、リプ
ライ信号ＲＰＹとともに出力データＤＴＯをＣＰＵに送
出する。同時に制御部５はゲート信号ａを送出してゲー
ト回路９を開きアドレスレジスタ７の内容をブロックロ
ードアドレスレジスタ８に転送すると共に選択回路１０
を切換え、ブロックロードアドレスレジスタ８にセント
されたアドレスＢＬＡによって示されるキャッシュメモ
リｌの番地にキャッシュ書込み信号ＣＷＴを送出するこ
とによりメモリリードデータＭＲＤを書込む。キャッシ
ュメモリｌへの書込み動作は後続する３つのメモリリー
ドデータについても行なわれ、第２図の各ＣＰＵタイミ
ングＴＩ２． Ｔ１４． Ｔ１６で制御部５がメモリリ
プライ信号ＭＲＹをそれぞれＲＹ２〜ＲＹ４として受は
取り、ブロックロードアドレスレジスタ８の下位２ビツ
トの内容が図示しない手段により各リプライタイミング
で所定の順序で更新されたアドレスにキャッシュ書込み
信号ＣＷＴを送出することによって書込みを行ない、ブ
ロックロードを終了する。
このブロックロードによるメモリリプライ信号ＭＲＹが
到来する毎にカウント回路２がカウントアツプされリプ
ライの数が計数される。このカウント回路２のカウント
信号ＣＮＴは判定回路４に入力される。
到来する毎にカウント回路２がカウントアツプされリプ
ライの数が計数される。このカウント回路２のカウント
信号ＣＮＴは判定回路４に入力される。
次に上記ブロックロード動作中に例えば第２図のＣＰＵ
タイミングＴ１３でＣＰＵから後続のメモリリードリク
エストＲＥＱが発生した場合について説明する。
タイミングＴ１３でＣＰＵから後続のメモリリードリク
エストＲＥＱが発生した場合について説明する。
ブロックロード動作中に後続のメモリリードリクエスト
ＲＥＱが発生すると、それに伴ってＣＰＵから発生され
るアドレスＡＤＤによってアドレスレジスタ７の内容は
後続のメモリリードリクエストのアドレスへ書換えられ
、ブロックロードアドレスレジスタ８には現在のブロッ
クロードアドレスが格納されたまま保持される。そして
、先ず、アドレスレジスタ７とブロックロードアドレス
レジスタ８の各々のブロックアドレス（ＭＡＨ，ＢＡＨ
）が比較回路３に入力され、比較結果はアドレス一致信
号ＥＱＬとして出力され判定回路４と制御部５に入力さ
れる。
ＲＥＱが発生すると、それに伴ってＣＰＵから発生され
るアドレスＡＤＤによってアドレスレジスタ７の内容は
後続のメモリリードリクエストのアドレスへ書換えられ
、ブロックロードアドレスレジスタ８には現在のブロッ
クロードアドレスが格納されたまま保持される。そして
、先ず、アドレスレジスタ７とブロックロードアドレス
レジスタ８の各々のブロックアドレス（ＭＡＨ，ＢＡＨ
）が比較回路３に入力され、比較結果はアドレス一致信
号ＥＱＬとして出力され判定回路４と制御部５に入力さ
れる。
ブロックアドレスが一致していない場合は、通常のＣＰ
Ｕメモリリードリクエストの処理と同様であり、ブロッ
クロードの終了までＣＰＵのメモリ読出し要求が待たさ
れることになる。しかし、一致している場合は、アドレ
スレジスタ７のブロック内ワードアドレスＭＡＬと、ブ
ロックロードアドレスレジスタ８のブロック内ワードア
ドレスＢＡＬが判定回路４に入力されていることによっ
て、判定回路４は、ブロック内ワードアドレスＢＡＬと
カウント信号ＣＮＴに基づきブロックロードが開始され
たブロック内ワードアドレス即ち最初にＣＰＵから要求
のあったアドレスを算出し、これとＣＰＵメモリリード
リクエストのブロック内ワードアドレスＭＡＬとを比較
することによって、要求アドレスのデータが既にキャシ
ュメモリ１内に書込まれたデータかそうでないかを判定
し、判定信号ＪＡＧとして制御部５に通知する。既にキ
ャッシュメモリ１に書込まれたデータである場合、つま
り判定信号ＪＡＧが論理“１”である場合は、制御部５
は、ブロックロードによってキャッシュメモリｌが専有
されていないタイミングで選択回路ｌＯを一時的にアド
レスレジスタ７側に切換え、アドレスレノスタフのアド
レスでキャッシュメモリｌから読出されたキャフソユリ
ードデータＣＨＤを選択回路６で選択させ、出力データ
ＤＴｏとしてリプライ信号ＲＰＹとともにＣＰＵへ送出
する。
Ｕメモリリードリクエストの処理と同様であり、ブロッ
クロードの終了までＣＰＵのメモリ読出し要求が待たさ
れることになる。しかし、一致している場合は、アドレ
スレジスタ７のブロック内ワードアドレスＭＡＬと、ブ
ロックロードアドレスレジスタ８のブロック内ワードア
ドレスＢＡＬが判定回路４に入力されていることによっ
て、判定回路４は、ブロック内ワードアドレスＢＡＬと
カウント信号ＣＮＴに基づきブロックロードが開始され
たブロック内ワードアドレス即ち最初にＣＰＵから要求
のあったアドレスを算出し、これとＣＰＵメモリリード
リクエストのブロック内ワードアドレスＭＡＬとを比較
することによって、要求アドレスのデータが既にキャシ
ュメモリ１内に書込まれたデータかそうでないかを判定
し、判定信号ＪＡＧとして制御部５に通知する。既にキ
ャッシュメモリ１に書込まれたデータである場合、つま
り判定信号ＪＡＧが論理“１”である場合は、制御部５
は、ブロックロードによってキャッシュメモリｌが専有
されていないタイミングで選択回路ｌＯを一時的にアド
レスレジスタ７側に切換え、アドレスレノスタフのアド
レスでキャッシュメモリｌから読出されたキャフソユリ
ードデータＣＨＤを選択回路６で選択させ、出力データ
ＤＴｏとしてリプライ信号ＲＰＹとともにＣＰＵへ送出
する。
一方、アドレス一致信号ＥＱＬが論理゛ｌ”で判定信号
ＪＡＧが“０１の場合は、ＣＰＬＪのメモリリードリク
エスト信号ＲＥＱはホールドされ、第２図のＣＰＵタイ
ミングＴ１４、あるいはＴ１６でメモリリプライ信号Ｍ
ＲＹが返却され、判定信号ＪＡＧが“ｌ”になるまで待
たされる。制御部５はメモリリプライ信号ＭＲＹととも
に判定信号ＪＡＧが“１゛になったタイミングで選択回
路６にメモリリードデータＭＲＤを選択させ、リプライ
信号ＲＰＹとともにリードデータをＣＰＵに送出する。
ＪＡＧが“０１の場合は、ＣＰＬＪのメモリリードリク
エスト信号ＲＥＱはホールドされ、第２図のＣＰＵタイ
ミングＴ１４、あるいはＴ１６でメモリリプライ信号Ｍ
ＲＹが返却され、判定信号ＪＡＧが“ｌ”になるまで待
たされる。制御部５はメモリリプライ信号ＭＲＹととも
に判定信号ＪＡＧが“１゛になったタイミングで選択回
路６にメモリリードデータＭＲＤを選択させ、リプライ
信号ＲＰＹとともにリードデータをＣＰＵに送出する。
この動作は、第２図のＣＰＵタイミングＴ１２でＣＰＵ
がメモリリードリクエストＲＥＱを出して、比較信号Ｅ
ＱＬと判定信号ＪＡＧがともに“ｌ”となった場合も同
様であるゆ 〔発明の効果〕 以上説明したように、本発明は、ブロックロード中に後
続のメモリリードリクエストが発生した場合、発生した
メモリリードリクエストのブロックアドレスとブロック
ロード中のブロックアドレスが一致していれば、既にキ
ャッシュメモリに書込まれたデータについては速やかに
ＣＰＵに要求データが送出され、後続するメモリリプラ
イデータがＣＰＵの要求するメモリ読出しデータである
場合には、そのデータが返却された時点でＣＰＵに要求
データが送出されるので、キャッシュ制御装置のスルー
プットを向上させることができる効果がある。
がメモリリードリクエストＲＥＱを出して、比較信号Ｅ
ＱＬと判定信号ＪＡＧがともに“ｌ”となった場合も同
様であるゆ 〔発明の効果〕 以上説明したように、本発明は、ブロックロード中に後
続のメモリリードリクエストが発生した場合、発生した
メモリリードリクエストのブロックアドレスとブロック
ロード中のブロックアドレスが一致していれば、既にキ
ャッシュメモリに書込まれたデータについては速やかに
ＣＰＵに要求データが送出され、後続するメモリリプラ
イデータがＣＰＵの要求するメモリ読出しデータである
場合には、そのデータが返却された時点でＣＰＵに要求
データが送出されるので、キャッシュ制御装置のスルー
プットを向上させることができる効果がある。
第１図は本発明の一実施例を示すブロック図および、
第２図は第１図の実施例の動作を説明するための動作タ
イムチャートである。 図において、１はキャッシュメモリ、２はカウント回路
、３は比較回路、４は判定回路、５は制御部、６は選択
回路、７はアドレスレジスタ、８はブロックロードアド
レスレジスタである。
イムチャートである。 図において、１はキャッシュメモリ、２はカウント回路
、３は比較回路、４は判定回路、５は制御部、６は選択
回路、７はアドレスレジスタ、８はブロックロードアド
レスレジスタである。
Claims (1)
- 【特許請求の範囲】 １回のブロックロード要求に対して発生する複数のメモ
リリクエストに対応するメモリリプライデータの数をカ
ウントするカウント回路と、処理装置で発生する後続の
メモリリクエストのアドレスとキャッシュメモリの書込
みアドレスとを比較する比較回路と、 キャッシュメモリからの読出しデータとメインメモリか
らの読出しデータを選択する選択回路と、ブロックロー
ド中に処理装置から後続のメモリリードリクエストが発
生し且つ前記比較回路の出力が前記後続のメモリリクエ
ストのブロックアドレスとキャッシュメモリの書込みブ
ロックアドレスとが一致していることを示すとき、前記
カウント回路のカウント値、ブロックロードアドレス及
び前記後続のメモリリクエストのアドレスに基づき前記
後続のメモリリードリクエストのアドレスに対応するデ
ータが既にキャッシュメモリに書込まれたブロック内ワ
ードであるか否かを判定する判定回路と、 該判定回路で既に書込みが行なわれたと判定された場合
には、前記後続のメモリリードリクエストのアドレスで
キャッシュメモリから読出されたデータをブロックロー
ドによってキャッシュメモリが専有されていないタイミ
ングで前記選択回路で選択させ、前記書込みが未だ終了
していないと判定された場合には、前記後続のメモリリ
ードリクエストのアドレスと同一のアドレスのメモリリ
プライデータが返却されるまで前記メモリリードリクエ
ストを待ち合わせ、その返却と同時にメモリリプライタ
イミングでメモリリプライデータを前記選択回路で選択
させる制御手段とを具備したことを特徴とするキャッシ
ュメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212821A JPS6272041A (ja) | 1985-09-25 | 1985-09-25 | キヤツシユメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212821A JPS6272041A (ja) | 1985-09-25 | 1985-09-25 | キヤツシユメモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6272041A true JPS6272041A (ja) | 1987-04-02 |
| JPH0556543B2 JPH0556543B2 (ja) | 1993-08-19 |
Family
ID=16628911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60212821A Granted JPS6272041A (ja) | 1985-09-25 | 1985-09-25 | キヤツシユメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6272041A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6479843A (en) * | 1987-09-22 | 1989-03-24 | Nec Corp | Information processor |
| EP0628912A4 (en) * | 1992-02-28 | 1995-10-11 | Oki Electric Ind Co Ltd | CACHE STORAGE DEVICE. |
| WO2001037098A1 (fr) * | 1999-11-16 | 2001-05-25 | Hitachi, Ltd | Dispositif et systeme informatique |
| JP2009288977A (ja) * | 2008-05-28 | 2009-12-10 | Fujitsu Ltd | キャッシュメモリ制御装置、半導体集積回路、およびキャッシュメモリ制御方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0775611A3 (en) | 1993-12-22 | 1998-04-08 | Nihon Plast Co., Ltd. | Reel device for cable |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59177782A (ja) * | 1983-03-25 | 1984-10-08 | Nec Corp | バツフアメモリ制御方式 |
-
1985
- 1985-09-25 JP JP60212821A patent/JPS6272041A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59177782A (ja) * | 1983-03-25 | 1984-10-08 | Nec Corp | バツフアメモリ制御方式 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6479843A (en) * | 1987-09-22 | 1989-03-24 | Nec Corp | Information processor |
| EP0628912A4 (en) * | 1992-02-28 | 1995-10-11 | Oki Electric Ind Co Ltd | CACHE STORAGE DEVICE. |
| US5634104A (en) * | 1992-02-28 | 1997-05-27 | Oki Electric Industry Co. Ltd. | Cache memory apparatus for reading data corresponding to input address information |
| US5754814A (en) * | 1992-02-28 | 1998-05-19 | Oki Electric Industry Co., Ltd. | Cache memory apparatus for reading data corresponding to input address information |
| WO2001037098A1 (fr) * | 1999-11-16 | 2001-05-25 | Hitachi, Ltd | Dispositif et systeme informatique |
| JP2009288977A (ja) * | 2008-05-28 | 2009-12-10 | Fujitsu Ltd | キャッシュメモリ制御装置、半導体集積回路、およびキャッシュメモリ制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0556543B2 (ja) | 1993-08-19 |
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