JPS6273772A - 半導体デバイスの製作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［発明の利用分野］ 本発明は半導体デバイスの製作方法にかかわるもので、
とくにトレンチ形成技術を用いてＭＯ８電流源回路とし
てのＭＯＳトランジスタを製作する方法に関するしので
ある。 ［従来技術］ 集積回路技術の進展にともなって、単位センチメートル
平方当りの集積密度をより高くし、電力消！［をより低
くし、さらに種々の技術間に両立性を確立する必要度が
高まってきている。高集積密度は通常の場合、デバイス
を縮小することにより得られるものであるが、そ−のた
めには電子ビームによるリソグラノィや、反応性イオン
Ｔツチング法、過渡的アニーリング法４ｆどのようＣ非
常に複雑な製作手法を必要とする。しかも、寸法を縮小
してシリコン基板の所要総面積を低減さ１！るためには
、これらの手法にくわえて数々の肢法が必要である。 ＭＯ３ＦＥＴ回路に広く用いられ−Ｃいるデバイスのひ
とつに電流源回路がある。従来この電流源回路は、トラ
ンジスタのゲートをそのソースに接続するか、あるいは
ゲートをそのトレーインに接続するかのいずれかの方法
により製作し−Ｃおり、この結果、２端子デバイスが得
られることと４

【る。 従来のレイアウト設π１に、１３いては、このデバイス
要素自体としては２端子のみを必要とするｂのであるに
もかかわらず、不純物導入ドレインないしはソース領域
にゲートを接続するのに必要な面積に加えて、３端了ト
ランジスタの場合と等しい面積が必要どする。こうした
電流源回路の従来の製作方法においては、埋込みソース
領ｔｇおよびドレイン領域を、ゲートにより被覆された
チャンネル１ｍの両方の側にそれぞれ設け、さらにポリ
シリコン層を被覆してゲー］−からソースまたはトレイ
ンに延在させる。このようにして構成された電流源回路
は、単に３端子デバイスを変形したものにすぎないもの
となって、なんらシリコンの総面積を節約することには
ならない。 ［発明の目的］ かくて本発明の目的は、現状における電流源回路の一平
面構造の設計技術における欠点に鑑み、シリコンの所要
総面積を最小限とするように電流源回路を構成すること
にある。 ［問題点を解決しようとするための手段１本発明は、半
導体装置電流源回路の製造方法を開示する。 すなわち本発明は、半導体電流源回路を製作するにあた
って、まず第１の伝導型を有するシリコン基板に第２の
伝導型の不純物をドーピングすることにより、第１の埋
込み領域を形成する。つぎにこの第１の埋込み領域の下
に、前記シリコン基板に異方性エツチングを施すことに
より、所定深さのトレンチを形成する。ついでこのトレ
ンチの側壁上にゲートとしての酸化物層を形成し、該ト
レンチ内部に前記第２の伝導型の不純物をイオン注入す
ることによって、このトレンチの底部に第２の埋込み領
域を画定する。さらに、ポリシリコン層を基板上にコン
フォーマルに被着して、前記トレンチの側壁および底面
を覆うように該トレンチに充填する。つぎにこのポリシ
リコン留をパターン化しエッチすることにより、電流源
回路の第１の端子を画定する。ついで金属の］ンタク１
へ部を前記第１の埋込み領域に対して形成し、これによ
り前記電流源回路の第２の端子を形成する。かくて前記
第１の埋込み領域と第２の埋込み領域との間のシリコン
基板中に、トレンチの側壁に隣接するチャンネル領域が
画定されることとなる。 ［実施例］ つぎに添付の図面にもとづいて、本発明の一実施例を説
明する。 まず第１ａ図に゛市流源回路１ｏを示す。この電流源回
路１０はドレーン、ゲート、およびソースを右するデプ
レッション型トランジスタを有し、そのグ〜トーはソー
スに接続されて２端子回路要素を形成している。他方、
第１ｂ図にゲートをドレーンに接続したエンハンスメン
ト型トランジスタにより形成した電流源回路１１を示す
。さらに第１Ｃ図は従来の電流源回路の平面構造を示す
もので、第１ａ図の電流源回路１０に対応するものであ
る。この平面構造において、Ｎ十÷型埋込みｆｉ域１２
をパターン化しイオン打込みを行なうことによつ−Ｃソ
ースを画定し、またＮ＋十梨型領域１４パターン化しイ
オン打込みを行なうことによってドレーンを画定しであ
る。これらＮ＋十梨型埋込領域１２．１４は、−Ｆ方に
配した多結晶シリコン（ポリシリコン）により形成した
ゲート１８によって互いに分離されたＮ中型ソース／ド
レーン領域１７．１９とそれぞれ接続されている。なお
このゲ−ｌ−１８の下方には、チャンネル領域が形成さ
れる。上記ソース（Ｎ＋十梨型埋込）領［１２にはコン
タクト部２０を接触させ、このコンタクト部２０をポリ
シリコン配線層２２を介してゲート１８に接続すること
により、ゲート・ソース間（あるいはゲート・ドレーン
間）の接続構造を形成する。 さらに上記ドレーン（Ｎ＋）領域１４にはコンタクト部
２４を接触させ、金属配線層２６と相互接続する。この
ような回路構成において、最小線幅（フィーチャー）を
１ミクロンとし、アラインメント誤差許容量を４分の１
ミクロンとするプロセスを行なうためには、第１ｂ図の
構成はその一辺を６．５ミクロンとし、他の辺を４．５
ミクロンとする構成となる。 第２図は本発明によるトレンチ槙造型電流源回路の製作
方法の初期の工程を示す断面図である。 ただし下記の実施例においては、Ｎ型ＭＯ３の製作方法
を例にとって説明することとする。すなわち、本発明に
おいては従来のＭＯＳＦＥＴの製作方法におけると同様
に、まずある伝導型の半導体材料からなる薄いウェハ、
たとえば符号２８で示す半導体析板を酸化物および窒化
物の積層によって第一−回目のマスキングを行なう。つ
いでこの窒化物をパターン化して除去することにより、
フィールド酸化物を形成するための領域のみを露出させ
る。つづいて前記基板２８を約９００℃の周囲温度で水
蒸気中にて酸化させる。かくて当該製作プロセスにおり
る酸化物の成長および拡散工程を経ることにより、シリ
コンのフィールド酸化物と称されている表面絶縁層３０
が形成されて、これにより充分な厚さの絶縁層が得られ
、後の工程に４３いて薄いメタライゼーション層が形成
された際に、各種デバイスが正常な動作を行なう際に生
成される電界がいずれも充分小さな値となり、絶縁層を
意図的に薄くしたところ以外では、半導体素子の一部の
動作に悪影響が及ぶことはない。 こうしたフィールド酸化物となる前記表面絶縁層３０を
形成した後、Ｎ＋÷型埋込み領域３２をモート領域の内
に形成する。このＮ÷十型埋込み領域３２は、ひ素の注
入を行なった後にアニール処理を施すことにより形成覆
る。この場合、注入するひ素のドーズ量はこれを５Ｅ１
５／ＣＩＩ＋２のレベルとして、ドープ領域の厚みが約
０．５ミクロンとなるようにする。 上記Ｎ＋十梨型埋込領域３２の形成後、第３図に示すよ
うに基板２８上に酸化物ｗＪ３４を被着する。 しかる模この基板２８の表面をパターン化し、異方性エ
ツチング処理によりこの酸化物層３４および上記Ｎ＋十
梨型埋込領域３２にトレンチ３６を形成する。このエツ
チング処理は本質的には塩化水素による反応性イオンエ
ツチング法（ＲＩＥ）を用いるものである。上記トレン
チ３６はこれを例えば深さ約２ミクロン、幅約１ミクロ
ンとして形成し、該トレンチ３６の底面が前記Ｎ＋十梨
型埋込領域３２より下方に位置するようにする。つづい
てドーズｍを約５Ｅ１４／ｉａ２としてひ素を前記トレ
ンチ３６の底部に注入することにより、Ｎ＋＋埋込み領
域３８を形成する。なお、シリコン基板２８のうちトレ
ンチ３６の側壁に隣接しかつＮ＋十梨型埋込領域３２と
トレンチ３６底面との間に介在する個所は、当該電流源
回路のチャンネル領域となるものであるが、これについ
ては後述する。 ついで上記トレンチ３６の内面にダミーゲート酸化物層
を成長させた後、ウェットエッチによりこのダミーゲー
ト酸化物層を除去する。これは１〜レンチ３６０表面を
修正するためのものである。 つぎに上記トレンチ３６の露出したシリコン表面にゲー
ト酸化物層４０を成長させる。このゲート酸化物層４０
の形成は、温度約９００℃で約６０分間、酸素雰囲気に
当該ウェハをさらすことにより行なう。この結果、上記
露出したシリコン表面は厚みが約３００人の二酸化シリ
コン層（Ｓｉ０２）となる。 上記ゲート酸化物層４０の形成後、第４図に示すように
、Ｎ＋型ドープポリシリコン層４２を厚みが約１０００
人となるように被着形成する。このＮ＋型ドープポリシ
リコン層４２はこれをコンフォーマルな層、すなわち下
層の起伏構造（トポグラフィ）に従う層とするとともに
、不純物導入物質としてアルシンガスあるいはホスフィ
ン（ＰＨ３）ガスを用いた同時（ｉｎ　５ｉｔｕ　）ド
ーピング法によって蒸着する。このＮ＋型ドープポリシ
リコン層４２を形成すろＬ１的は、後続する各処理工程
において前記グーｌ−酸化物層４０が劣化り−ることの
ないようにすることにある。なおこのゲート酸化物層４
０を形成したことの結果どして、前記Ｎ中型埋込み領域
３８が基板２８中にざらに深く拡散するとともに、横方
向外方にも拡がることとなる。 前記ゲート酸化物層４０およびＮ十望ドープポリシリコ
ン層４２の形成後、方向性をしったエツチング処理法と
して異方性プラズマ」９ツヂ処理をウェハに施す。この
エッチ処理により、第５図に示すように、Ｎ中型ドープ
ポリシリコン層４２のうち、前記酸化物層３４の上をお
おう部分、および前記Ｎ中型埋込み領域３８の上をおお
う部分がエッチ除去される。なおこのプラズマエツチン
グ処理には、Ｈ（、！−ＨＢｒによるプラズマエッチ法
を用いることとする。 かくてＮ中型埋込み領域３８の表面を露出しＩこ後、前
記同様のインサイチュ−ドーピング法によリドーブした
ポリシリコン層４６を、ＬＰＣＶＤ法（低圧化学蒸着法
）により厚み約０．５ミクロンに蒸着する（第６図）。 この蒸着層もコンフォーマルな層として、前記トレンチ
３６の側壁上のＮ生型ドープポリシリコン層４２を被覆
するとともに、トレンチ３６全体を該層４６により充填
するようにする。このポリシリコン層４６は前記Ｎ中型
埋込み領域３８と直接接触して該領域３８とのコンタク
ト部を形成するとともに、前記Ｎ＋型ドープポリシリコ
ン層４２とあいまってゲートを形成する。かくて上記構
成によりゲートおよびソース（またはドレーン）が互い
に接続された状態となる。 上記ポリシリコン層４６の厚みは、該層により前記トレ
ンチ３６に完全に充填されるような値とする必要はない
が、ポリシリコン層４６がＮ÷型ドープポリシリコン層
４２から外方に延びて「しわ」部４８を形成する部分で
はギャップが現れることのないように、上記厚みはｌ−
レンチ３６を完全に充填するような値とすることが望ま
しい。すなわち、この「しわ」部４８はこれを閉じた状
態とするのがよく、このよう１３【状態とならない場合
には、後工程においてたとλ、ばレジストのスピンオン
等の処理法を用いたとぎに、基板表面を適切に清浄化す
ることができなくなるおそれがある。 第２図ないし第６図に示ずトランジスタは、そのチャン
ネル領域が前記Ｎ中型埋込み領域３８とＮ÷十型埋込み
領域３２との間のゲート酸化物層４０に直接隣接するよ
うにして形成されている。、すなわち第６図かられかる
ように、このヂＡ７ンネルｆｒ４ｍはトレンチ３６の側
壁を一周するように形成されており、その結果、当該ト
ランジスタの艮ざに対する幅の比が増大して相対的に「
幅広の」デバイスが得られることとなる。従来はデバイ
スの寸法が減少づるのにともなってチャンネル領域が減
少し、その結果［狭い」トランジスタどなる。 このため、通常の場合はトランジスタの性能１何らかの
妥協が必要となる。これに反して本発明の製作方法によ
れば、ヂＡ７ンネル幅はトレンチ３６の周長によ゛つて
決定されるしのであるため、デバイスの構造を比較的コ
ンバク１−とじて、なおかつ必要なチＡ７ンネル幅を維
持１−ることができるのである。 前記ポリシリコン位４６の蒸着（（、該ポリシリコン層
４６をパターン化した後エッチすることにより、ポリシ
リコン配線層４９を画定する。しかる後、ＬＰＣＶＤ＠
化物による第３のコンフォーマルな層を、厚みが約４５
００人となるように１ｊ板２８上に蒸着する。ついでこ
のコンフォーマルな酸化物層に対して異方性エッチ処理
を施して、基板の平１ｕな表面部分から酸化物層を除去
する。 このエッチ処理により、ポリシリコン配線層４９の露出
した端縁部の近傍に側壁酸化物部５０が残される。この
側壁酸化物部５０を設ｆＪる目的は、次のシリサイド化
工程にそなえてポリシリコン配線層４９の端部を封止し
ておくことにある。 上記側壁酸化物部５０の形成後、真空装置中で化法デバ
イスの表面にヂタン庖厚み約９００人にスパッタ形成す
る。ついでこのチタンをヘリウム、アルゴン等の不活性
ガス中または真空中に４３いて３０分間、約６７５℃で
反応させる。この反応によって当該ヂ々ン閾のｊ　ｊ５
これがシリコン３ｔ、たｉよポリシリコンと接触しくい
る部位のみにおいて、該シリコンまたはポリシリコンと
結合して、２Ｙ１−化チタン医を形成づ−る。この結宋
約１５００人の厚みの２珪化ブ一タン層となる。つぎに
基板を酸の溶液中でエッチ−することにより、■−記２
　Ｉｆ化ブチタン影響を及ぼすことなくチタンを除去す
る。このためには例えば、チタンを用いた場合のエツチ
ング法としτ１３０４どＨ，，０２の溶液を用いるウエ
トエツヂ法を用いるのが適当ぐある。この場合、チタン
はシリコンのみと反応するため、酸化物により被覆され
た寸べての領域からブタンが除去されることになる。つ
いで基板を約８００℃の温度で３０分間アニール処１！
ｌ！り−ることにより安定化させるとともに、２珪化チ
タンの抵抗率を減少ざｉ！る。この２珪化チタン層は、
これが形成されたシリコン領域のすべてにわたってその
導電率を増大させるものであるとともに、自己整合法を
可能とするものである。以上のようにして、第７図に示
すようにポリシリコン配線層４つの上部にシリサイド層
５２が形成されることとなる。なお上述したような２珪
化チタンの形成方法については、本出願人を譲受人とす
る米国特許出願用４９２．０６９号にその記載がある。 上記チタンシリサイド層５２の形成後、基板を酸化物層
５４で被覆した後、前記Ｎ＋十型埋込み領域３２に対す
るコンタクト孔５６を該層５４に形成する。つづいて従
来の方法を用いて、アルミニウム等による金属の］ンタ
ク１一部５８をこのコンタクト孔ｖＡ域５６に形成Ｊる
。 つぎに第８図に本発明による電流源回路の平面ＩＡ造を
示−す。本図においては前記ドレーンどしてのＮ＋十型
埋込み領ｌｌ１１３２が金属コンタク１一部５８および
ゲート／ソース領域３８に連るポリシリコン配線層４９
の外側にまで延在りるように示しであるが、本実施例で
（。１必ずしもその程度にまでこのＮ＋十生型滅を延在
さＩＪる必Ｌ！はない、、弁は、このＮ＋十生型戚３２
が１〜レンチ３６を一周して］ンタクｌ〜部５Ｇと接触
（るｊ；Ｊに、ｔ’ｃ′Ｉｉびて−さえいれば足りる。 かくて前記Ｎ÷十型埋込み領１４３２は、その周縁部が
前記金属−ンタクト部５８Ｉ３よびポリシリコン配線層
４９の周縁部と垂直方向に整合することに４Ｔる。この
ような平面構成としたことにより、例えば前述した第１
ｃ図図示の構成に」、る電流源回路トランジスタを形成
するにあたっＣ１その領域の一辺を４．２５ミク１−］
ンとし、他の辺を２．２５ミクロンとすることが可能と
４【る。したがって、前述のように線幅を１ミクロンと
しＩ、＝場合には、従来のデバイスに比べて−・方の辺
については２．２５ミクロン、他の辺についてＬｔ、２
．０ミク１］ンだけぞれぞれ減少することとなり、これ
は′ｔＪなわら集積瓜が約３倍向上りるということにほ
かならない。 以上述べたように、本発明は［ヘレンヂ溝造にＩＢく電
流源回路を促供するしのであり、Ｎ　＋＋望トドレーン
領域これを山道するようにｉ−しノンチを形成するとと
もに、ソース領域をこの１・しン゛ｆの底部の側壁周辺
に形成し、しかる後１−レンブー内部（Ｊメタライぜ−
ション層を形成しくグー１−　ＩＩｌ或Ｊ３よひＮ（＋
へり埋込み領域との接触部を形成する。かくで垂直方向
に形成されたグー１〜領域によってヂ）７ンネル領域し
同じく垂ｌｌ′ｌＩＪ向に形成されることになり、チャ
ンネル領域によってシリ」ンＥ４１の面積を徒らに占４
１１′ることがなくなる。 ［発明の効果１ にとｌぽ、電流源としてのＭＯＳＦＥＴを製作りるにめ
たって、ＮＩ＋型ドレーン（またはソース頭載３２内に
トレンチ３６を形成する。さらにグー１−酸化物層４０
をこのトレンチ３６の側壁に配置づるとともに、トレン
チ３６の底部に導電領域３８を形成する。ついでポリシ
リコン配′６層４９を１−１ノン１３６内部に形成する
ことにより、ドレーン（まｌこはソース）のコンタクト
部５８を形成づる。このように、本発明によれば、重直
なグーｌ−構造により垂直なチャンネル領域をトレンチ
３６の側面のすべてにわたって形成し、より小さなシリ
コン面積内により幅広のデバイスを製作することか可能
どなるという効果が得られることとなる。 以上の説明に関連しくさらに以ド１７ｊ）　Ｉｎを開示
する。 （１）　　第１の伝Ｓ型のシリ」ン１．を板をととのえ
、このシリ−１ン基板に第２の仏心１°１の第１の埋込
み領域を形成し、 １１を記シリー］ンＭ板の前記第１の埋込４ｉ＾ｉ￥１
４域に隣接して、側壁と前記第１の埋込み領域の１・方
に〒ゝ　るまで前記基板中に延（■する底部とを右づ゛
るトレンチを形成し、 このトレンチの側壁上に絶縁層を形成し、前記）−レン
チの底部の前記シリ−］ンＶ板内に第２の伝導型の第２
の埋込み領域を形成１ノ、前記トレンチ底部の上方でか
つ前記絶縁層の上方に、該トレンチの側壁を・被覆（）
で前記第２の埋込み領域と電気的［結合重？）グー　ｌ
−領域を形成するｉ＃電電層影形成、 かくて前記１−レンツ−の近傍お↓び前記第１および第
２の埋込み領域間のシリコン基板の領域によりチャンネ
ル領域を形成し、 前記導′心層に第１の相互配線部を形成するととしにゆ
、ｌｉＯ記第１の埋込み領域に第２の相互配線部を形成
し、これら第１および第２の相互配線部を外部回路と接
続可能とするようにした半導体デバーイスの製作方法。 （２）＋ｉＦｊ記第１の埋込み領域および第２の埋込み
領域はこれをシリコン基板中に前記第２の伝導型の不純
物をイオン注入することにより形成したことを特徴とす
る第１項に記載の半導体デバイスの製作方法。 （３）　　前記トレンチはこれを前記第１の埋込み領域
の境界部に形成し、該トレンチを前記第１の埋込み領域
が取り囲むようにしたことを特徴とする第１項に記載の
半導体デバイスの製作方法。 （４）　　前記ｉ・レンチを形成１゛るにあたっ−（、
反応性イオンエツチング法を用いて１）ｂ記シリコン基
板に対して責り性エッチｌＩ８埋を施ずようにしたこと
を特徴こする第１項に記載の半導体デバイスの製作方法
。 （５）　　前記絶縁層を形成する工程は、ｌ’ｌら記ト
レンチの側壁の露出したシリコン表面上に酸化物層を成
長させ、かつ訊トレンチの底面−しの酸化ｖＡ層に対し
て異方性丁ツｆ　’５％埋を施ツ工程としたことを特徴
とする第１項に記載の半導体デバイスの製作方法。 （６）　　前記導電層を形成する工程は、ポリシリコン
に１ν１記第２の伝′４型の不純物ド〜ブ（）つつ践ポ
リシリコンを基板上に被着ケることにより該基板および
前記］・レンチ−をコンフォーマルに被覆し、該ポリシ
リコン關を前記第２の埋込み領Ｉ１１！および前記絶縁
層に接触させるとともに、該絶縁層を被覆するようにし
たことを特徴とする第１項に記載の半導体デバイスの製
作方法。 （７）　　前記トレンチを前記ポリシリコン層により完
全に充填して、該層中に空所が残らないようにしたこと
を特徴とプる第６項に記載の半導体デバイスの製造方法
。 （８）　　半導体電流源回路を製作方法するにあたって
、 第１の伝４ＩＸｌ！のシリコン基板中にモート領域を画
定し、 第２の伝導型の不純物を前記［−川・領域にイオン注入
することにより第１の埋込みγ１域を画定し、前記基板
上に保護用の酸化物層を波谷し、側壁と前記第１の埋込
み領域より所定距離だけ下方に底面とを有するトレンチ
を異方性−Ｌツチングにより前記第１の埋込み領域に形
成し、前記第２の伝導型の不純物を前記ｉ−レンチの底
部にイオン注入することにより第２の埋込み領域を画定
して、前記第１の埋込み領域と第２の埋込み領域との間
において前記トレンチの側壁に隣接するシリコン基板の
一部をチャンネル領域とし、前記トレンチの底部におい
Ｃ前記トレンチの側壁Ｅで露出するシリコン基板部分を
醇化して所定の厚みのゲート酸化物層を形成し、 前記グー１へ酸化物層のうり前記トレンチの底面部分を
覆う部分を除去し、 基板上にポリシリコンのコンフォーマルな層を被着して
前記トレンチ内のゲート酸化物および前記第２の埋込み
領域を被覆するとともに、該コンフォーマルな層が第２
の埋込み領域と接触するようにし、 前記ポリシリコン層イーパターン化しＬツブダハ即する
ことにより前記ポリシリ１ンが前記１・１ノン−Ｌ内の
グー１〜酸化物層および第２の埋込み領域の１一方に残
留し、かつ単板の−に方に延在するＪ、うにすることに
にり電流源回路の第１の端子を画定し、１ν］記第１の
埋込み領域に金属の−】ンタク１〜部を形成することに
より前記電流源回路の第２の端子を画定するようにし／
ｊ半導体゛１ｉｉ流源回路の製作ｆｉ法。 （９）　　前記トレンチの底面り方の酸化物の一部を除
去する工程は、 該１ヘレンチ内部の基板部分にポリシリコンの］１ン゛
フオーマルな層を被着し、（−の場合、該ポリシリコン
層の）りみが］−レンヂの底部の幅と比較して相対的に
薄くなるようにし、 この薄いポリシリコン層に異Ｉ）性上ツチングを施し、
前記グー１〜酸化物を′ｍ而しているト１ノンチ側壁上
のポリシリコン層の一部には影響を及ぼり−ことのない
ようにして該トレンチの底面部分を露出させるとともに
、前記薄いポリシリコン層により前記ゲート酸化物層を
保護するようにしたことを特徴とする第８項に記載の半
導体電流源回路の製作方法。 （１０）前記ポリシリコンの］ンフォーマルな岡の厚み
を前記トレンチの幅の２分の１以上とすることにより、
該ｌ・レンチ内に空所が残らないように完全に充填され
るようにしたことを特徴とする第８項に記載の半導体電
流源回路の製作方法。 （１１）　　前記トレンチを異方性エツチングにより形
成する工程はこれを反応性イＡンエッヂング工程とした
ことを特徴とする第８項に記載の半導体電流源回路の製
作方法。 （１２）第１の伝導型を有するシリコン基板と、該基板
の表面に配した第２の伝導型をイ１する第１の埋込み領
域と、 側壁Ｊ３よび底面部分をイｊしかつ１１１ｊ記第１の埋
込み領域に隣接すべく配置して、該側壁のひとつが前記
第１の埋込み領域に隣接して位置するとと６に前記底面
部分が前記第１の埋込み領域の下方において所定の間隔
をへだてた位置にあるようにしたトレンチを前記３７ｔ
　＆中に画定し、このトレンチの底面ど接触す゛るＬう
に前記シリコン基板中に配した第２の伝導型の第２の埋
込み領域と、 前記トレンチの側壁上において前記第１の埋込み領域と
第２の埋込み領域との間に形成したゲート酸化物層と、 このゲート酸化物層に隣接すべく前記１ヘレンチ内に配
し、かつ前記第２の埋込み領域と電気的に結合づ−るよ
うに境界を接−４るどともに、前記見板上に延在して電
？Ｍ源回路の第１の端ｆを形成４る導電層ど、 １１ら開用１の埋込み領域と第２の１．Ｉ−ｐ込み領域
どの間において前記トレンチの側壁に隣接（Ｊるように
画定したヂ＼７ンネル領域と、 前記第１の叩込み領域の−うら特定領域に１１兵成（−
７て前記電流源回路の第２の端子を形成する金属−１ン
タク１一部とを０づ゛るり１′−導体１１１流源回路４
、（１３）　　’１ｉｉｉ記ｉ〜レンチを前記第１の埋
込み領域にχ・］して相対的に配置し、法用１の叩込み
領域が前記］−レンチの周囲金体に配置されるようにし
たことへ特徴どする第１２）ｆＪに記載の半導体重ＰＱ
源回路。 （１４）前記トレンチ内部に形成した前記導電層が該ト
レンチを完全に充填して該トレンチ内に空所がｒ＝在し
ないようにしたことを特徴と１６第１２）負に記載の半
導体電流源回路。 ４　図面の簡！Ｊｉへ説明 第１ａ図および第１ｂ図は従来の電流源回路の例を示す
概略図、第１Ｃ図はこれら従来の電流源回路（どくに第
１ａ図）の平面構造を示すｉｉ１面図、第２図ないし第
７図は本発明による半導体デバイスの製作り法を工程順
に示すもので、第２図はシリ：】ンＩＪ仮を製作するた
めの初期の工程において、Ｔニー１−領域を画定しかつ
Ｎ＋＋￥！領域を形成した状態を示す断面図、第３図は
シリコン基板中にトレンチを画定し、その底部にＮ＋型
叩込み領域を形成した状態のシリコン基板を示す断面図
、第４図はｌ−レンチ内部にゲート酸化物層およびポリ
シリ〕〕／層を形成したシリコン基板を示す断面図、第
５図（ま上記・ｉＣリシリ１ンＨｇ３よび酸化物層を１
ツナ除去し、［−１ノンチ底而しこＮ＋）や領域を露出
させたシリ−」ン基根を示−！Ｊ断面図、第６図は上記
トレンチにポリシリコンをデボジン１−シたシリア」ン
早板を承り断面図、第一７図はドレーン（またはソース
）領域に＝１ンタクｌ一部を形成するｆ［！後のメタン
・イゼーシ：うン工程により形成したグー１−・ソース
間（またｔ、Ｌグー・Ｉ−・ドレイン間）のコンタクト
・部をイ〕するシリ］ｊ〕ｌｌｔ板を示３ｊ断面図、第
Ｅ３図（１１本発明による電流源回路の平面構造を示−
リｉ７’７面図ξ゛ある、１ ２８・・・シリコン基板 ３２・・・Ｎ（十埋込、ｂ領域 ３６・・・］・レシン１ −８・・・Ｎ十埋込み領域 ４０・・・グーｌ−酸化物層 ４２・・・Ｎ＋型ドープポリシリコン腎４６・・・・ｊ
（９９９１２層 ５６・・・コ〕・・タクト孔 ５８・・・金属コンタクト部

Claims (2)

【特許請求の範囲】
1. （１）第１の伝導型のシリコン基板をととのえ、このシ
   リコン基板に第２の伝導型の第１の埋込み領域を形成し
   、 前記シリコン基板の前記第１の埋込み領域に隣接し、側
   壁と底部とを有し、底部は前記基板中に延在して前記第
   １の埋込み領域より下方に至るトレンチを形成し、 このトレンチの側壁上に絶縁層を形成し、 トレンチの底部のシリコン基板内に第２の伝導型の第２
   の埋込み領域を形成し、 トレンチ底部の上および前記トレンチの側壁を被覆して
   いる前記絶縁層の上に導電層を形成し、第２の埋込み領
   域と導電的に接続されたゲート領域を側壁上に形成し、 かくてトレンチに隣接し第１および第２の埋込み領域の
   間にあるシリコン基板の領域によりチャンネル領域を形
   成し、 前記導電層に対して第１の相互配線部を形成し、前記第
   １の埋込み領域に第２の相互配線部を形成し、これら第
   １および第２の相互配線部を外部回路と接続可能とする
   ようにした半導体デバイスの製作方法。
2. （２）第１の伝導型を有するシリコン基板と、該基板の
   表面に配した第２の伝導型を有する第１の埋込み領域と
   、 側壁および底面部分を有し、前記第１の埋込み領域に隣
   接し、側壁のひとつが前記第１の埋込み領域に隣接して
   位置し、底面部分が前記第１の埋込み領域の下方に所定
   の間隔をへだてた位置にあるように基板中に画定したト
   レンチと、このトレンチの底面と接触するように前記シ
   リコン基板中に配した第２の伝導型の第２の埋込み領域
   と、前記トレンチの側壁上において前記第１の埋込み領
   域と第２の埋込み領域との間に形成したゲート酸化物層
   と、 このゲート酸化物層に隣接して前記トレンチ内に配され
   、第２の埋込み領域と導電的に結合され、基板上に延在
   して電流源回路の第１の端子を形成する導電層と、 前記第１の埋込み領域と第２の埋込み領域との間におい
   て前記トレンチの側壁に隣接するようにシリコン基板内
   に画定したチャンネル領域と、前記第１の埋込み領域の
   うち特定の領域に形成して前記電流源回路の第２の端子
   を形成する金属コンタクト部とを有する半導体電流源回
   路。