JPS6273779A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS6273779A JPS6273779A JP21267685A JP21267685A JPS6273779A JP S6273779 A JPS6273779 A JP S6273779A JP 21267685 A JP21267685 A JP 21267685A JP 21267685 A JP21267685 A JP 21267685A JP S6273779 A JPS6273779 A JP S6273779A
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- Pending
Links
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体素子の製造方法に関し７、特にＧａＡｓ
を基板とするショットヤケ９−ト電界効果トランジスタ
（以下ＭＥｓＦＥＴという）の製造方法に関するもので
ある。
を基板とするショットヤケ９−ト電界効果トランジスタ
（以下ＭＥｓＦＥＴという）の製造方法に関するもので
ある。
（従来の技術）
この分野での一般のＧａＡｓ Ｍ、ＥＳＦＥＴの製造方
法は、文献日経エレクトロニクス、第２６０号（１９８
１，３゜１、６ ） Ｐ ７２−７５に記載されている
ように、１ずジ、（板上にｎ型活性層を形成し２、ショ
ットキ障壁をなす金属を一定条件のもとで積層し２、こ
の」二に形成したゲート・ぐターン体をマスクとし２て
この金属エツチングすることによって微細ゲート長のゲ
ート電極を形成し、ドレイン、ソースに８１ っｒセ
ルファライン的に打ち込んでからアニール上１最後にド
レイン、ソースの電極を形成：〜でいる。
法は、文献日経エレクトロニクス、第２６０号（１９８
１，３゜１、６ ） Ｐ ７２−７５に記載されている
ように、１ずジ、（板上にｎ型活性層を形成し２、ショ
ットキ障壁をなす金属を一定条件のもとで積層し２、こ
の」二に形成したゲート・ぐターン体をマスクとし２て
この金属エツチングすることによって微細ゲート長のゲ
ート電極を形成し、ドレイン、ソースに８１ っｒセ
ルファライン的に打ち込んでからアニール上１最後にド
レイン、ソースの電極を形成：〜でいる。
（発明が解決し７ようとする問題点）
しかしながら、このよって形成されたＧａＡｓ ＭＥＳ
ＦＥｒでは ／、ｌ・・ぐターン体をマスクとして一様
にエツチング及びザイドエ２２チングを行って微細ケ９
−ト長のり−１・電極を形成しているので、ケ８−ト長
が微細になるに従ってゲート電極の断面積は小さくなり
ゲート抵抗が高くなるという問題点があった。
ＦＥｒでは ／、ｌ・・ぐターン体をマスクとして一様
にエツチング及びザイドエ２２チングを行って微細ケ９
−ト長のり−１・電極を形成しているので、ケ８−ト長
が微細になるに従ってゲート電極の断面積は小さくなり
ゲート抵抗が高くなるという問題点があった。
本発明の目的は、従来技術の微細ゲート長のゲート電極
を形成するとゲート抵抗が高くなってしまうという欠点
を解決し、低抵抗なゲート電極を有した高性能なＧａＡ
ｓ ＭＥＳＦＥＴを得ることにある。
を形成するとゲート抵抗が高くなってしまうという欠点
を解決し、低抵抗なゲート電極を有した高性能なＧａＡ
ｓ ＭＥＳＦＥＴを得ることにある。
（問題点を解決するだめの手段）
本発明は、まず、化合物半導体基体の表層に活性層を形
成し、この基体上にＣＶＤ法によりタングステンを主成
分とするショットキ障壁をなす金属層を形成する。そし
てその際、下層部分は基板温度を低塩にして形成し、上
層部分は高温にして形成する。次に、イオン阻止能が高
く且つ耐ドライエッチ性のあるケ゛−１・・ぐターン体
を形成し、このケ゛−ドパターン体をマスクとして前記
金属層のエツチングを行ってオーバーハング構造のケゝ
−ト電極を形成１ｙ 、次に、ケ“−ト・ぐターン体も
しくはケ゛−１−電極をマスクとｌ〜で高濃度イオン注
入を行い活性化アニールすることによりセルファライン
的に高濃度ｎ型のソース領域及びドレイン領域を形成し
、このソース領域及びドレイン領域上にそれぞれオーミ
ック接触をなすソース電極及びドレイン電極を形成する
ものである。
成し、この基体上にＣＶＤ法によりタングステンを主成
分とするショットキ障壁をなす金属層を形成する。そし
てその際、下層部分は基板温度を低塩にして形成し、上
層部分は高温にして形成する。次に、イオン阻止能が高
く且つ耐ドライエッチ性のあるケ゛−１・・ぐターン体
を形成し、このケ゛−ドパターン体をマスクとして前記
金属層のエツチングを行ってオーバーハング構造のケゝ
−ト電極を形成１ｙ 、次に、ケ“−ト・ぐターン体も
しくはケ゛−１−電極をマスクとｌ〜で高濃度イオン注
入を行い活性化アニールすることによりセルファライン
的に高濃度ｎ型のソース領域及びドレイン領域を形成し
、このソース領域及びドレイン領域上にそれぞれオーミ
ック接触をなすソース電極及びドレイン電極を形成する
ものである。
（作用）
以上説明したように本発明では、セルファライン技術を
用いたＭ、ＥＳＦＥＴの製造方法において、基体温度を
低温にしてＣＶＤ法によりタングステンを主成分とする
下層部分を形成し、続いて基体温度を高温にしてＣ■法
によりタングステンを主成分とする上層部分を形成して
いるので、下層部分は多孔性を有し、上層部分は金属性
を有すると考えられ、耐ドライエッチ性のあるケ” −
） ノ？ターン体をマスクとして、ショットキ障壁の金
属層をエツチングすると、多孔性を有した下層部分の方
が金属性を有した上層部分に比ベニ、チングレートが高
いので微細ゲート長のゲート電極を形成しても、ケ゛−
１−電極の上層部分はあまりザイドエ、チングされない
ので、オーバーハング構造（Ｔ字型断面）のゲート電極
が形成できゲート抵抗の低減を図ることができる。
用いたＭ、ＥＳＦＥＴの製造方法において、基体温度を
低温にしてＣＶＤ法によりタングステンを主成分とする
下層部分を形成し、続いて基体温度を高温にしてＣ■法
によりタングステンを主成分とする上層部分を形成して
いるので、下層部分は多孔性を有し、上層部分は金属性
を有すると考えられ、耐ドライエッチ性のあるケ” −
） ノ？ターン体をマスクとして、ショットキ障壁の金
属層をエツチングすると、多孔性を有した下層部分の方
が金属性を有した上層部分に比ベニ、チングレートが高
いので微細ゲート長のゲート電極を形成しても、ケ゛−
１−電極の上層部分はあまりザイドエ、チングされない
ので、オーバーハング構造（Ｔ字型断面）のゲート電極
が形成できゲート抵抗の低減を図ることができる。
（実施例）
第１図（ａ）〜（ｃ）は、本発明の一実施例を説明する
ための断面図であり、第２図は他の実施例を示す素子断
面図である。以下、図面に沿って説明する。
ための断面図であり、第２図は他の実施例を示す素子断
面図である。以下、図面に沿って説明する。
まず第１図（＝）に示すようにＧａＡｓ半絶縁性半導体
の基板１の所定領域にＳｌのイオン注入を行って、８０
０℃程度の温度でアニールすることによりｎ型活性層２
を形成した後、耐熱シヨ、トキーゲート材料であるタン
グステン（以下Ｗという）を材料と１〜で基板ｌの温度
を３８０℃にしてＣＶＤ法により多孔性Ｗ層３を積層し
、さらにＷを材料として基板Ｉの温度を４２０℃にして
ＣＶＤ法により金属性Ｗ層４を積層した後、イオン阻止
能の高い耐ドライエッチ性を有するＮｉのデート・ｐタ
ーン体５を・ぐメーニング形成スる。
の基板１の所定領域にＳｌのイオン注入を行って、８０
０℃程度の温度でアニールすることによりｎ型活性層２
を形成した後、耐熱シヨ、トキーゲート材料であるタン
グステン（以下Ｗという）を材料と１〜で基板ｌの温度
を３８０℃にしてＣＶＤ法により多孔性Ｗ層３を積層し
、さらにＷを材料として基板Ｉの温度を４２０℃にして
ＣＶＤ法により金属性Ｗ層４を積層した後、イオン阻止
能の高い耐ドライエッチ性を有するＮｉのデート・ｐタ
ーン体５を・ぐメーニング形成スる。
次に第１図（ｂ）に示すようにケ゛−ドパターン体５を
マスクとして低温（３８０℃）形成した表層３及び高温
（４２０℃）形成した表層４をＳＦ６がスあるいはＣＦ
４＋Ｏ□がスを用いて反応性イオンエツチング（ＲＩＥ
）法によりエツチングすることによりオーバーハング
構造のゲート電極を形成し、しかる後、ｒ−ト・ぐター
ン体５をマスクとしてＳｉのイオン注入をゲート以外の
領域に行って、さらに８００℃程度の温度で活性化アニ
ールを行うことによりｎ型のソース領域６、ドレイン領
域７を形成する。
マスクとして低温（３８０℃）形成した表層３及び高温
（４２０℃）形成した表層４をＳＦ６がスあるいはＣＦ
４＋Ｏ□がスを用いて反応性イオンエツチング（ＲＩＥ
）法によりエツチングすることによりオーバーハング
構造のゲート電極を形成し、しかる後、ｒ−ト・ぐター
ン体５をマスクとしてＳｉのイオン注入をゲート以外の
領域に行って、さらに８００℃程度の温度で活性化アニ
ールを行うことによりｎ型のソース領域６、ドレイン領
域７を形成する。
次に第１図（ｃ）に示すように、ケ゛−ドパターン体５
を除去し、オーミック接触をなす金属をソース領域６、
ドレイン領域ｚ上にそれぞれパターンニング形成し、４
３０℃程度の温度でオーミ、り処理することによりソー
ス電極８、ドレイン電極９を形成する。
を除去し、オーミック接触をなす金属をソース領域６、
ドレイン領域ｚ上にそれぞれパターンニング形成し、４
３０℃程度の温度でオーミ、り処理することによりソー
ス電極８、ドレイン電極９を形成する。
尚、表層３及び４は、前述の実施例において、基板ｌの
温度を３８０℃から４２０′ｃまで漸次変化させて積層
することによって、第２図に示すように逆台形のケ゛−
１電極ＩＱを形成してもよい。
温度を３８０℃から４２０′ｃまで漸次変化させて積層
することによって、第２図に示すように逆台形のケ゛−
１電極ＩＱを形成してもよい。
また、本発明の詳細な説明では、ゲート電極をＷ金属に
より形成したが、ゲート電極は低抵抗で且つ活性化アニ
ールに対しても耐熱性のあるＷを主成分とするＷＳ ｉ
やＷＡｌ等の金属でもよい。
より形成したが、ゲート電極は低抵抗で且つ活性化アニ
ールに対しても耐熱性のあるＷを主成分とするＷＳ ｉ
やＷＡｌ等の金属でもよい。
以上説明したように、この発明の実施例によれば、まず
基板温度を低温にして多孔性のＷ層をＣＶＤ法により積
層した後、同一装置内で、基板温度を高温にして金属性
のＷ層をＣＶＤ法によって積層ｊ、だので、ケ＊ ）
、Ｊターンの金属マスクを用いてエツチングを行うと、
ゲート電極下部の多孔性のＷ層が上部の金属性のＷ層に
比ベエッチングレートが高いので、微細ケ９−ト長のケ
９−ト電極を形成しても、上部の金属性のＷ層があまり
サイト°エツチングされないので、ダート電極は断面積
の大きいオーバー・・ング構造となり、ゲート抵抗の低
減が図れる。壕だ、本発明によって形成したゲート電極
の上面積が大きいので、更にこのゲート電極の上にＷ層
を厚く堆積でき、ゲート抵抗を小さくできる。また、基
板と接するゲート電極部分が多孔性のＷ層であることか
ら、ケ９−ト加工時にケ８−１・幅方向の工、チ：／グ
の直線性が良いという利点がある。
基板温度を低温にして多孔性のＷ層をＣＶＤ法により積
層した後、同一装置内で、基板温度を高温にして金属性
のＷ層をＣＶＤ法によって積層ｊ、だので、ケ＊ ）
、Ｊターンの金属マスクを用いてエツチングを行うと、
ゲート電極下部の多孔性のＷ層が上部の金属性のＷ層に
比ベエッチングレートが高いので、微細ケ９−ト長のケ
９−ト電極を形成しても、上部の金属性のＷ層があまり
サイト°エツチングされないので、ダート電極は断面積
の大きいオーバー・・ング構造となり、ゲート抵抗の低
減が図れる。壕だ、本発明によって形成したゲート電極
の上面積が大きいので、更にこのゲート電極の上にＷ層
を厚く堆積でき、ゲート抵抗を小さくできる。また、基
板と接するゲート電極部分が多孔性のＷ層であることか
ら、ケ９−ト加工時にケ８−１・幅方向の工、チ：／グ
の直線性が良いという利点がある。
がある。
（発明の効果）
以上、詳細に説明したようにオー・ぐ−・・ンク゛構造
のゲート電極が容易に形成でき、従って微細ケ゛−１・
長のゲ°−ト電極を形成してもり−１・抵抗の低減が図
れ、より高性能なＧａＡｓ ＭＥＳＦＥＴ金得ることが
できる。
のゲート電極が容易に形成でき、従って微細ケ゛−１・
長のゲ°−ト電極を形成してもり−１・抵抗の低減が図
れ、より高性能なＧａＡｓ ＭＥＳＦＥＴ金得ることが
できる。
第１図（−）〜（ｃ）は、本発明の一実施例を説明する
ための断面図であり、第２図は他の実施例を示す素子断
面図である。 １・・・ＧａＡｓ基板、２・・・ｎ型活性層、３・・・
多孔付表層、４・・金属性Ｗ層、５・・・ケ１−ドパタ
ーン体、６・・・ソース領域、７・・・ドレイン領域、
８・・ソース電極、９・・・ドレイン電極。 特許出願人 沖電気工業株式会社 （ｂ） Ｍｌ叩勺−実ｊＥ−うｗｌ’ｋ”Ｙ、ＴＦ町の的ｉ図第
１図 木９’ＦＩＲ（Ｑ ’ｒｅ ＊ 実力ｅづクリ１にテｉ
、ｉＦＥ丁Ｑｍγｉ。 第２図
ための断面図であり、第２図は他の実施例を示す素子断
面図である。 １・・・ＧａＡｓ基板、２・・・ｎ型活性層、３・・・
多孔付表層、４・・金属性Ｗ層、５・・・ケ１−ドパタ
ーン体、６・・・ソース領域、７・・・ドレイン領域、
８・・ソース電極、９・・・ドレイン電極。 特許出願人 沖電気工業株式会社 （ｂ） Ｍｌ叩勺−実ｊＥ−うｗｌ’ｋ”Ｙ、ＴＦ町の的ｉ図第
１図 木９’ＦＩＲ（Ｑ ’ｒｅ ＊ 実力ｅづクリ１にテｉ
、ｉＦＥ丁Ｑｍγｉ。 第２図
Claims (1)
- 【特許請求の範囲】 表層に活性層を形成した化合物半導体基体上に、上層部
分形成の該基体温度に比べて下層部分の該基体温度を低
温にして、ＣＶＤ法によりタングステンを主成分とする
金属層を形成する工程と、当該金属層上に形成したイオ
ン阻止能が高く且つ耐ドライエッチ性のあるゲートパタ
ーン体をマスクとして、当該金属層のエッチングを行う
ことによりオーバーハング構造のゲート電極を形成する
工程と、 しかる後前記ゲートパターン体もしくは該ゲート電極を
マスクとして前記基体へイオン注入を行いアニールする
ことによりセルフアライン的にソース領域及びドレイン
領域を形成する工程と、該ソース領域及びドレイン領域
上にそれぞれオーミック接触をなすソース電極及びドレ
イン電極を形成する工程とを備えてなることを特徴とす
る半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21267685A JPS6273779A (ja) | 1985-09-27 | 1985-09-27 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21267685A JPS6273779A (ja) | 1985-09-27 | 1985-09-27 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273779A true JPS6273779A (ja) | 1987-04-04 |
Family
ID=16626557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21267685A Pending JPS6273779A (ja) | 1985-09-27 | 1985-09-27 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273779A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0575280A3 (en) * | 1992-06-18 | 1995-10-04 | Ibm | Cmos transistor with two-layer inverse-t tungsten gate structure |
-
1985
- 1985-09-27 JP JP21267685A patent/JPS6273779A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0575280A3 (en) * | 1992-06-18 | 1995-10-04 | Ibm | Cmos transistor with two-layer inverse-t tungsten gate structure |
| US5633522A (en) * | 1992-06-18 | 1997-05-27 | International Business Machines Corporation | CMOS transistor with two-layer inverse-T tungsten gate |
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