JPS627551B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は電卓、マイクロコンピユータ等のデ
イジタル情報処理装置における表示用出力情報を
発生する装置に関するものである。

情報処理装置においては、その処理結果を表示
することは必要不可欠の条件である。その場合処
理結果を一旦ランダムアクセス等の主記憶回路に
格納し、その後それを順次読み出して表示用記憶
回路に格納し、その表示用記憶回路の出力をデコ
ード回路により字形情報に変換して出力すること
が通常行なわれている。

この際表示できる字形の種類はそのシステムの
単位演算ビツト数で決定されることが多い。例え
ば４ビツトのマイクロコンピユータであれば表示
情報としても４ビツトを用いるのが最も便利であ
る。電卓においてもやはり４ビツトが用いられ
る。これBCDコードにより演算処理が実行され
るからである。従つて特にこれ等低位のシステム
においては得られる表示情報の種類はかなり制限
されることになる。即ち４ビツトでは高々16種類
である。従つて17種類以上の表示情報を得るには
特別の工具が施されていた。例えば特別なラツチ
あるいは命令を設けて表示情報処理操作に前もつ
て、あるいは同時に表示用記憶回路を操作するこ
とにより所望の目的を達していた。

即ち従来の情報処理装置においてその演算ビツ
ト数で決まる情報の種類以上の数の情報を表示す
るには第１図に示すようにされていた。これは単
位演算ビツト数が４ビツトのシステムにおける場
合であつて、４ビツトの並列型論理演算回路１１
による演算結果は４ビツトのアキユームレータ１
２に一時記憶保管される。論理演算回路１１にお
ける演算の結果により生じた桁上げ情報、つまり
キヤリーまたはボローはフリツプフロツプ１３に
記憶される。アキユームレータ１２の内容は装置
内の必要は回路、例えばRAMあるは出力ポート
等へ４ビツトのデータバス１４を通じて伝達され
る。データバス１４のみならずフリツプフロツプ
１３の各内容が５ビツトの表示用記憶回路１５に
格納され、記憶回路１５の内容はデコーダ１６に
より表示字形情報に変換され、その変換出力によ
り表示装置１７が駆動される。

データバス１４のデータを表示用記憶回路１５
へ供給しただけでは１６種類の情報しか表示でき
ない。しかしフリツプフロツプ１３の１ビツトも
表示用記憶回路１５へ供給することにより、３２
種類の表示を可能としている。表示されるべき情
報はまず論理演算回路１１で適当な演算処理がほ
どこされてアキユームレータ１２に保管される。
このときキヤリーまたはボローの情報がフリツプ
フロツプ１３に入いる。アキユームレータ１２の
情報がデータバス１４を通つてフリツプフロツプ
１３の情報とともに表示用記憶回路１５に記憶さ
れて５ビツトの表示字形状情報となる。従つてこ
の場合、フリツプフロツプ１３をセツトするかい
なかをいちいち判断して演算処理をほどこさねば
ならずかなり複雑なソフトウエアが要求される。

またフリツプフロツプ１３の状態設定手段とし
てフリツプフロツプ１３を論理演算回路１１から
切りはなし、予め装置内に用意された命令でセツ
トあるいはリセツトして用いるようにした場合も
ある。この場合にも表示処理としてフリツプフロ
ツプ１３をセツトするかリセツトするかの判断が
要求され、やはりソフトウエアの煩雑さはまぬが
れなかつた。

従つてこの発明の目的は簡単な構成及び表示処
理により、単位演算ビツト数により決る表示情報
の種類よりも多い表示情報を出力することを可能
とする表示情報出力装置を得ることにある。

この発明によればメモリ内のプログラムを読出
して解読実行する情報処理装置において、表示用
記憶装置にデータバスの情報のみならず前記メモ
リに対するアドレス情報の少なくとも一部を追加
供給する構成とする。つまり被表示情報をデータ
バス上から表示用記憶回路に転送させるための処
理命令を前記メモリが出力すると、そのときのメ
モリアドレス情報も同時に前記表示用記憶回路に
転送されて、その表示用記憶回路に入力されたこ
れ等両情報により完全な被表示情報が決定され
る。結局その時のデータバス上の情報は被表示情
報の一部のみであるが、あたかも完全な表示情報
として扱うことができる。このことは表示処理の
簡略化に大いに貢献する。

第２図はこの発明による表示用出力情報発生装
置の一実施例を示す。並列型演算論理回路１１、
アキユームレータ１２、データバス１４、表示用
記憶回路１５、デコーダ１６、表示装置１７は第
１図に示した同一番号のものと同様のものであ
る。装置の演算処理実行を司どるプログラムメモ
リ、一般に読出し専用メモリ１８が設けられる。
アドレスバス１９のアドレス情報がデコーダ２１
により具体的アドレスに変換され、これにより指
定されてプログラムメモリ１８が読出される。そ
の読出された命令を解読実行することにより、演
算論理回路１１の演算、表示用記憶回路１５への
データの格納などの情報処理に必要とする制御が
行なわれる。

この発明においては表示情報としてアキユーム
レータ１２の内容のみならずプログラムメモリ１
８に対するアドレス情報も用いられる。このため
アレドレスバス１９の一部のビツトが分岐バス２
２を通じて表示用記憶回路１５の入力側に供給さ
れる。アキユームレータ１２の内容とメモリ１８
のアドレス情報の内容とが組み合わされて一つの
被表示字形情報を構成するように表示用記憶回路
１５にラツチされる。この表示用記憶回路１５の
内容がデコーダ１６で実際の表示字形に変換され
る。こゝでデータバス１４が４ビツトのバスであ
るとすれば、もしこの４ビツトだけを用いて被表
示情報とすると、高々１６通りの表示字形情報し
か得られない。しかし、この実施例に示したよう
にプログラムメモリのアドレス情報を前記４ビツ
トの情報に追加することにより、その追加アドレ
ス情報量に比例した範囲で表示情報の拡張がはか
れる。またそのアドレス情報を切換えるだけで表
示情報の切換が行なわれることも明らかである。
従つて表示処理は極めて簡単で、かつ回路構成も
簡単な出力情報発生装置が構成される。なお演算
回路１１においてデータバス１４の被表示情報に
対して適当な演算を実施することにより、適当な
変換をほどこした表示処理も実行可能である。

更に例えば第３図に示すようにアドレスバスを
分岐してマルチプレクサ２３へ接続し、一方メモ
リ１８から読出された命令レジスタ２４にセツト
された命令中の特定のビツトがマルチプレクサ２
３に制御信号として与えられる。マルチプレクサ
２３で選択されたアドレス情報の１乃至複数ビツ
トが表示用記憶回路１５へ供給されるようにして
もよい。また表示装置１７の複数の表示桁を示す
表示情報をデータバス１４で伝送できる場合に、
そのデータバス１４の各表示桁に対する表示情報
の１又は複数にアドレス情報を追加するようにす
ることもできる。

以上説明したようにこの発明によれば、多種類
の表示字形が極めて簡単なハードウエア及びソフ
トウエアで得られるので、特に集積回路等を用い
た情報処理装置に最適である。

なお前記実施例では被表示情報としてアキユー
ムレータ１２の出力を用いたが、これは論理演算
回路１１の出力または入力情報等を用いてもよく
要するにこの情報処理装置のデータバスの情報を
用いる。更に表示用記憶回路１５に追加するアド
レス情報としてデコーダ２１の出力を用いてもよ
い。

【図面の簡単な説明】

第１図は従来の表示用出力情報発生装置を示す
ブロツク図、第２図及び第３図はそれぞれこの発
明による表示用出力情報発生装置の一実施例を示
すブロツク図である。 １１：論理演算回路、１２：アキユームレー
タ、１４：データバス、１５：表示用記憶回路、
１６，２１：デコーダ、１７：表示装置、１８：
プログラムメモリ、１９：アドレスバス、２３：
マルチプレクサ。

Claims (1)

【特許請求の範囲】
1. １ プログラムを記憶したメモリと、外部表示装
   置への字形情報伝達を目的とする複数ビツトの表
   示用記憶回路と、その表示用記憶回路の出力を字
   形情報に変換するデコーダと、情報が転送される
   データバスとを具備し、上記メモリを読出して解
   読実行することにより上記表示用記憶回路、デコ
   ーダ、データバスを制御する情報処理装置におい
   て、上記複数ビツトの表示用記憶回路は上記アド
   レス情報の少くとも一部と上記データバス上の被
   表示情報との双方が入力情報として供給されるよ
   うに構成されていることを特徴とする表示用出力
   情報発生装置。