JPS62532B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は電卓、マイクロコンピユータ等のデイ
ジタル回路における表示情報出力回路、特に字形
情報出力回路に関するものである。

情報処理装置においては、その処理結果を表示
することは必要不可欠な条件である。その場合処
理結果を一旦ランダムアクセスメモリ（以下
RAMと記す）等の主記憶回路に格納し、その後
順次読み出して、表示用の記憶回路に格納し、デ
コード回路を通して表示データを出力することが
通常行なわれている。この際基本的表示用情報と
してはそのシステムの単位演算ビツト数で決定さ
れることが多い。例えば４ビツトのマイクロコン
ピユータであれば表示情報としても４ビツトを用
いるのが最も便利である。電卓においてもやはり
４ビツトが用いられるBCDコードにより演算処
理が行なわれるからである。従つて特にこれ等低
位のシステムにおいては得られる表示情報の種類
はかなり限定されることになる。４ビツトでは
高々16種類である。従つて17種類以上の表示情報
を得るには多少の困難が生じていた。例えば特別
なラツチあるいは命令を設けて、表示情報処理操
作に前もつてあるいは同時に表示用記憶回路を操
作することにより所望の目的を達していた。以下
図面とともに従来の実施例について説明する。

第１図は、単位演算ビツト数が４ビツトのシス
テムにおける表示字形出力回路の一つの従来実施
例である。図中１は４ビツトの並列型論理演算回
路（ALU）、２は１による演算結果を一時記憶保
管する４ビツトのアキユームレータ（Acc）、３
は１における演算の結果により生じた桁上げ情報
つまりキヤリーまたはボローを記憶するフリツプ
フロツプ（Ｃ）、４は２の内容を装置内の必要な
回路、例えばRAMあるいは出力ボート等へ伝達
する４ビツトのデータバス、５は３，４の信号を
入力とする５ビツトの記憶回路、６は５の内容を
表示字形情報に変換するデコーダ、７は６によつ
てドライブされる表示装置である。この例におい
ては５ビツト目をキヤリーフリツプフロツプ３か
ら得ている。表示されるべき情報はまず１で適当
な演算処理がほどこされ２に保管される。このと
きキヤリーまたはボローの情報が３に入いる。２
の情報が４を通つて、３の情報とともに５に記憶
されて、５ビツトの表示字形情報となる。従つて
この場合、３をセツトするかいなかをいちいち判
断して演算処理をほどこさねばならず、かなり複
雑なソフトウエアが要求されるであろう。

また３の状態設定手段として、１を切りはなし
あらかじめ装置内に用意された命令でセツトある
いはリセツトしておく例もある。この場合にも表
示処理としてセツトするかリセツトするかの判断
が要求され、やはりソフトウエアの煩雑さはまぬ
がれなかつた。

本発明の目的は表示処理の簡単な多種類表示字
形情報出力回路を得ることにある。

本発明の他の目的は最少の回路構成で多種類表
示字形情報出力回路を得ることにある。

本発明によれば少なくとも複数アドレスを有す
るランダムアクセスメモリ（以下RAMと記す）
及び、外部表示装置への字形情報伝達を目的とし
た複数ビツトの記憶回路及び、該記憶回路の出力
を字形情報に変換するデコーダ、更に部分被表示
情報が転送されるデータバスを含むデイジタル回
路において、前記複数ビツトの記憶回路への入力
情報として前記RAMのアドレス情報及び、前記
データバス上の部分被表示情報の双方の組合せに
より全被表示情報を構成する出力情報発生回路が
得られる。

本発明によれば表示字形情報入力として表示す
べき情報が格納される記憶回路であるRAMのア
ドレス情報が追加される。従つて表示字形情報出
力は、被表示情報の一部が格納されるRAM内の
位置により決まることになる。つまり部分被表示
情報を表示用記憶回路に転送すべく該部分表示情
報が格納されたRAMアドレスが指定されること
により全被表示情報が決定される。結局該RAM
内の部分被表示情報をあたかも全被表示情報とし
て扱うことができるわけで、このことは表示処理
の簡略化に大いに貢献するものである。

本発明及び本発明の目的は以下の図面を伴なつ
た説明によりあきらかとなろう。第２図は本発明
の一実施例である。１１は並列型演算論理回路
（ALU）２１は１１による演算結果を一時記憶保
管するアキユームレータ（Acc）、４１は２１の
内容を装置内の必要な回路、例えばRAMあるい
は出力ポート等へ伝達するデータバス、１０１は
被演算処理情報が格納される複数ビツトの
RAM、８１は１０１内のアドレスを指定するア
ドレス情報が伝送されるアドレスバス、９１は８
１の内容を具体的アドレスに変換するデコーダ、
更に５１は４１，８１の内容を入力とする被表示
情報記憶回路、６１は５１の内容を表示字形情報
に変換するデコーダ、７１は６１によりドライブ
される表示装置である。この実施例においては、
表示情報としてアキユームレータの内容および
RAMアドレス情報が用いられる。アキユームレ
ータの内容とRAMアドレス情報の内容が組合わ
されて一つの被表示字形情報を構成し、この情報
が６１のデコーダで実際の表示字形情報に変換さ
れる。ここで４１が４ビツトのバスであるとすれ
ば、もしこの４ビツトだけを用いて被表示字形情
報とすると高々16通りの表示字形情報しか得られ
ない。しかし、本実施例に示したようにRAMア
ドレス情報を前記４ビツトの情報に追加すること
により該アドレス情報量に比例した範囲で表示情
報の拡張がはかれる。このとき、RAMアドレス
情報として１１を介して２１に保管される部分被
表示情報のアドレスを使用すればRAM内の格納
アドレスにより所望の表示字形選択がなされるこ
とになる。従つて表示処理は極めて簡単で、かつ
回路構成も簡単な出力情報発生回路が構成され
る。なお１１において適当な演算を実施すること
により、適当な変換をほどこした表示処理も実行
可能である。

以上説明したように、本発明によれば多種類の
表示字形が極めて簡単なハードウエアで得られる
ので特に集積回路等を用いたデイジタル回路に最
適である。

なお本実施例では部分被表示情報として２１の
Acc出力を用いたが、これは、１１のALU出力ま
たは１０１のRAM出力を直接用いても全く同様
の結果が得られることはもちろんである。

更にアドレス情報として９１のデコーダ出力を
用いてもやはり全く同様の結果が得られることも
またもちろんである。

【図面の簡単な説明】

第１図は従来の表示字形情報出力回路の一例で
ある。第２図は本特許にかかる表示字形情報出力
回路の一実施例である。 ５……被表示情報記憶回路、６……デコーダ、
５１……被表示情報記憶回路、６１……デコー
ダ、８１……RAMアドレス情報。

Claims (1)

【特許請求の範囲】
1. １ 複数のアドレスを有するメモリと、被表示情
   報を蓄えるための複数ビツトの記憶回路と、該記
   憶回路の出力を表示出力情報に変換するデコーダ
   と、部分被表示情報が転送されるデータバスとを
   含み、前記メモリのアドレス情報及び前データバ
   ス上の部分被表示情報の双方の組合せにより前記
   複数ビツトの記憶回路へ蓄える全被表示情報を構
   成させることを特徴とする出力情報発生回路。