JPS627585B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はデイジタル信号をアナログ信号に変換
する回路に関し、更に具体的に言えば、複数の２
進化デイジタル信号に応じて、それらの演算結果
の数値及び符号を表わす一対のアナログ信号を生
じる回路に関する。なお、大きさを表わす信号は
一定の周期と可変の衝撃係数を有する。 直接DAC技術又は間接DAC技術を用いて、数
の表示を複数の２進化信号から線形のアナログ信
号に変換することが可能である。一般的な直接
DAC技術は、一定基準電圧を用い、変更可能な
２進化入力によつて示される数と線形な関係を示
し且つ該基準電圧の何割かの値を有する出力電圧
を生ずるものである。一方、間接DAC技術は、
一定周期の２進信号を用い、変更可能な２進化入
力によつて示される数と線形な関係にある衝撃係
数（１周期中の高レベル部分の割合）を有する一
定周期のアナログ信号を生ずるものである。一般
に、間接DAC出力を受取るアナログ装置は、ア
ナログ信号の１周期内での変化に応答することが
できない。むしろ、そのアナログ装置は複数の周
期にわたる信号の平均（換言すれば、複数の周期
にわたる衝撃係数の平均）に応答するのが普通で
ある。 米国特許第3786488号は、複数の変更可能な２
進化入力信号によつて示される数値の和に応じて
変化するアナログ特性を有する出力信号を生ずる
従来の信号変換回路を示している。但し、この回
路はデイジタル値を周波数値に変換するものであ
り、符号が前もつて知られていない様なデイジタ
ル値を取扱うことはできない。これに対して、後
で述べる様に本発明による回路は、デイジタル入
力を、一定の周波数、ひいては一定の周期を有し
デイジタル入力に比例した衝撃係数を有する信号
に変換するものであり、且つ任意の符号を有する
デイジタル数を処理することができる。 米国特許第3646565号はDAC技術という点では
共通するが、本発明の回路とは完全に異なつた回
路を示している。演算を行う回路などは全く用い
られていない。 米国特許第3447149号は２つの２進計数器を用
い、一定周波数で可変の衝撃係数を有するアナロ
グ信号を生ずる回路を示している。衝撃係数は一
連のデイジタル・パルスに応じて増減される。し
かしながら、この回路は複数のビツトから成るデ
イジタル数の変換を行うとはできず、従つて複数
のこの様な数に関する演算を行うこともできな
い。 本発明の目的は、複数のビツトから成り任意の
符号を有する変更可能な複数のデイジタル入力信
号によつて示される数値についての演算結果、特
に代数和に比例した衝撃係数を有し且つ一定の振
幅及び周期を有する大きさ信号と符号信号を生ず
る回路を提供することである。 本発明の他の目的は、複数の２進化信号の演算
と同時にアナログ変換を行う回路を提供すること
である。 この様な目的に従つた本発明による回路は、複
数のビツトから成り任意の符号を有する変更可能
な複数のデイジタル入力信号を、それらに応じた
衝撃係数及び一定振幅を有する大きさ信号と符号
信号とから成るアナログ出力信号に変換する機能
を有する。加算を行うために、各入力信号は別個
のリセツト可能な計数器にロードされる。複数の
入力信号によつて示される数の符号が等しいとき
には、全ての入力信号に関する計数動作が直列的
に行われ、一方、複数の入力信号によつて示され
る数の符号が等しくないときには、全ての正の入
力信号に関する係数が直列的に行われ、全ての負
の入力信号に関する計数が並列的に行われる様
に、計数器の制御が行われる。計数動作の監視に
基いて演算結果の大きさ及び符号を表わす一対の
アナログ信号が生成される。大きさ信号の平均値
は、入力信号によつて示される数の和の変化とほ
ぼ線形な関係をもつて変化する。 第１図に示す様に、本発明による信号変換回路
は±Ａ±Ｂの代数和を表わすアナログ出力信号を
生ずる。なお、Ａ及びＢは、複数のビツトから成
り且つ任意の符号を有する変更可能な２進化入力
信号である。信号変換回路はクロツク・パルス発
生器１０を有する。クロツク・パルス発生器１０
は、一定周期の高周波矩形波であることが好まし
い一連の同期したクロツク・パルスを線１１に生
ずる。線１１の分岐線は分周器１２に接続されて
いる。分周器１２は「ｎ分の１」分周動作を行う
ものであり、ｎクロツク周期毎に１つのスター
ト・パルスを線１３に生ずる。Ａ計数器１４及び
Ｂ計数器１５は、代数的に加算すべき数値Ａ及び
Ｂ、即ち複数のビツトから成り且つ任意の符号を
有する変更可能な２進符号化入力信号を母線１６
及び１７を介して受け取る。 制御回路２０の入力線には、次のものが含まれ
る。 線２１：母線１６におけるＡ入力信号の符号に
応じたレベルを有する信号が送られる。 線２２：母線１７におけるＢ入力信号の符号に
応じたレベルを有する信号が送られる。 母線２３：Ａ計数器１４の状態を表わす信号が
送られる。 母線２４：Ｂ計数器１５の状態を表わす信号が
送られる。 制御回路２０の出力線には次のものが含まれ
る。 リセツト線２５及び２６：Ａ計数器１４及びＢ
計数器１５をリセツトするための信号が送られ
る。 付勢線２７及び２８：Ａ計数器１４及びＢ計数
器１５を働かせるための信号が送られる。 線２９：２つの入力信号の数値の代数和に対応
する衝撃係数を有する矩形波である大きさ信号が
送られる。この大きさ信号を平均化すれば、代数
和に対応するレベルを有する信号が得られる。 線３０：代数和に関して正符号を表わすレベル
及び負符号を表わすレベルのいずれかを呈する符
号信号が送られる。 アンド・ゲート３１及び３２は線２７及び２８
の付勢信号と線１１のクロツク・パルスとの論理
積である出力信号を生ずる。アンド・ゲート３１
及び３２の出力信号はパルス系列であり、Ａ計数
器１４及びＢ計数器１５によつて数えられる。 複数のビツトから成り任意の符号を有する変更
可能なデイジタル信号によつて示される数の加算
について説明する。なお、これからの説明におい
て、或る線における信号のレベルが高い状態又は
低い状態にあることを、その線がオン又はオフで
あるという様に、便宜上簡略的に表現することに
する。 線１３にスタート・パルスが生ずるまでは、リ
セツト線２５及び２６がオンであり且つ付勢線２
７及び２８がオフであるので、Ａ計数器１４及び
Ｂ計数器１５はリセツト状態に維持される。計数
器付勢線２７及び２８はオフである。線１３にス
タート・パルスが生ずることに応じて、Ａ計数器
１４及びＢ計数器１５に対して線１６及び１７を
介して２進化入力信号がロードされる。線１３の
スタート・パルスに応じて、制御回路２０は線２
５及び２６をオフにする。 符号線２１及び２２は符号が正のときオンにな
り、符号が負のときオフになる。従つて、仮定し
た状態において、Ａ符号線２１及びＢ符号線２２
の信号レベルは同じである。それ故、線１３のパ
ルスに応じて制御回路２０はＡ計数器付勢線２７
だけオンにする。制御回路２０はＡ計数器１４の
カウントが計数終了を表わす所定値、即ち０にな
るまで母線２３を監視する。この場合、スター
ト・パルスの発生に続いて線１１に生じたクロツ
ク・パルスの数は、Ａ計数器１４の入力線１６に
おける２進符号によつて表わされる数に等しい。
制御回路２０はＡ計数器１４の計数終了を検出す
ると、Ａ計数器付勢線２７をオフにし且つＢ計数
器付勢線２８をオンにする。そして、制御回路２
０はＢ計数器１５のカウントが０になつて計数終
了を示すまで母線２４を監視する。カウントが０
になると、制御回路２０はＢ計数器付勢線２８を
オフにし且つＡ及びＢリセツト線２５及び２６を
オンにする。 線１１のクロツク・パルスは一定周期を有する
ので、スタート・パルス発生時から制御回路２０
がＡ計数器１４の計数終了を認識するまでの時
間、換言すれば、Ａ計数器付勢線２７がオンであ
る持続時間は、母線１６を介してＡ計数器１４に
ロードされた２進化入力信号によつて示される数
のアナログ表示である。同様に、Ｂ計数器付勢線
２８がオンである持続時間は、母線１７を介して
Ｂ計数器１５にロードされた２進化入力信号によ
つて示される数のアナログ表示である。従つて、
後で第４Ａ図を参照して説明する様に、スター
ト・パルスの発生時からＢ計数器１５の計数終了
までの時間の長さは、母線１６及び１７における
２進化入力信号によつて表わされる数の和に等し
い数のアナログ表示である。 前に述べた様に、制御回路２０はアナログ出力
の大きさを表わす出力信号を線２９に生じ、且つ
アナログ出力の符号を表わす出力信号を線３０に
生ずる。次の表は幾つかの線における信号の相互
関係を示している。

【表】 ＊ 最終値が維持される。
表から分かるように、線２９の大きさ信号
は、Ａ計数器付勢線２７及びＢ計数器付勢線２８
のいずれか一方だけがオンのときオンになるが、
両信号が共にオンのときには、オフになる。符号
信号線３０は、Ａ計数器付勢線２７だけがオンの
とき、線２１のＡ符号値にセツトされ、Ｂ計数器
付勢線２８だけがオンのときには、線２２のＢ符
号値にセツトされる。それ以外の時間（線２９の
大きさ信号がオフのとき）には、符号信号線３０
はその最終値に維持される。前述のように仮定し
た例においては、Ａ符号とＢ符号とは同じであ
り、母線１６及び１７の信号によつて示される数
の加算に対応する時間中、線２９の大きさ信号は
オンである。 線１３にスタート・パルスが生ずる毎に（即
ち、ｎクロツク周期毎に）、この様なシーケンス
が繰り返される。或るスタート・パルスの発生か
ら次のスタート・パルスの発生までの所定時間
は、許容される最大の加算結果に対応している。
この所定時間よりも長い時間に対応する加算結果
が生ずると、線２９の大きさ信号は、所定時間全
体にわたつてオンになり、飽和する。動作シーケ
ンスはスタート・パルス毎に繰り返されるので、
線２９の大きさ信号は一定周期の矩形波になる。
Ａ計数器１４及びＢ計数器１５への母線１６及び
１７の２進化信号が変化するにつれて、線２９の
大きさ信号がオンである時間は各周期において変
化する。即ち、飽和が起こらない範囲において、
線２９の信号の衝撃係数（１周期に対するオン時
間の割合）は、母線１６及び１７の信号によつて
示される数の和と線形関係をもつて変化する。 第１図の回路に関連して、線２９の大きさ信号
の平均若しくは直流値に応じた信号であつて、線
３０の符号信号に従つて極性を変えるような信号
を生ずるアナログ回路（図示せず）を用いること
が考えられる。 ２つの２進化デイジタル信号に関する減算につ
いて考察する。これは、線２１のＡ符号と線２２
のＢ符号とが異なる場合である。スタート・パル
スに応じて、制御回路２０はＡ計数器付勢線２７
及びＢ計数器付勢線２８の両方をオンにする。表
から分かる様に、大きさ信号線２９はオフにな
る。制御回路２０は、Ａ計数器及びＢ計数器のカ
ウントが０になる計数終了を検出するように母線
２３及び２４の両方を監視する。どちらかの計数
器のカウントが０になると、対応する付勢線２７
又は２８がオフになる。即ち、一方の計数器付勢
線だけがオンになる。大きさ信号線２９及び符号
信号線３０は表に従つてセツトされる。この例
の場合、第４Ｂ図から分かる様に、大きさ信号線
２９はＡ及びＢ計数器１４及び１５に与えられる
線１６及び１７の２進化信号によつて示される２
つの数の間の差に対応する長さの時間だけオンに
留まる。符号信号線３０は、線１６及び１７の入
力信号によつて示される２つの数のうちの大きい
方の符号にセツトされる。 以上の様に、第１図の回路は、任意の符号を有
する変更可能な２つの２進化入力の代数和を表わ
す平均若しくは直流値を有するアナログ信号を生
ずる。 Ｂ計数器１５及び制御回路２０は母線１７の数
Ｂに任意の符号の定数を加える演算、即ちＢ±Ｄ
を求める演算を行うように使用することもでき
る。なお、Ｄは常にＢよりも小さい既知の定数を
表わすものとする。制御回路２０はＤ入力符号線
３３及びＢ入力符号線２２を監視する。制御回路
２０は２つの計数終了状態のうちのいずれか一方
を選択する。線２２及び３３の符号が等しい場合
には、Ｂ計数器付勢線２７がオンの間にクロツ
ク・パルス線１１に生ずるパルスの数が、母線１
７の信号によつて示される数と定数Ｄとの和に等
しくなるときに計数終了となるように選定され
る。線２２及び３３の符号が異なる場合には、Ｂ
計数器付勢線２８がオンの間にクロツク・パルス
線１１に生ずるパルスの数が、母線１７の信号に
よつて示される数から定数Ｄを減じたものに等し
くなるときに計数終了となるように選定される。
クロツク・パルスの周期は一定であるから、Ｂ計
数器付勢線２８がオンである時間は母線１７の数
Ｂと定数Ｄとの和のアナログ表示である。 次に、本発明の信号変換回路に関連して用いら
れ、２つの数ＡとＣとの乗算結果の積に対応する
アナログ信号を生ずる回路について説明する。こ
れは第２図の回路によつて行われる。この図にお
いて、第１図に示されている構成要素に対応する
構成要素には同等の参照番号がつけられている。
第２図の回路は、プログラム可能な論理配例
（PLA）で具体化することが好ましい修正された
Ａ計数器１４′を含む。又、第１図のアンド・ゲ
ート３１に代つて、５つのアンド・ゲート３１ａ
乃至３１ｅが使用されている。これらのアンド・
ゲートは全てクロツク・パルス線１１及びＡ計数
器付勢線２７の分岐線を入力として有する。更
に、これらのアンド・ゲートは、Ｃレジスタ３９
の２進的に重みづけられた出力を伝える入力線４
０ａ乃至４０ｅを有する。 修正されたＡ計数器１４′は、線１１のクロツ
ク・パルスがアンド・ゲート３１ａ乃至３１ｅの
いずれを通過するかに依存して１，２，４，８又
は16ずつ計数を行う。第３表はＣレジスタ３９の
内容に応じて入力線４０ａ乃至４０ｂのうちのど
れがオンになるか、ひいては、アンド・ゲート３
１ａ乃至３１ｅのうちのどれが選択的に付勢され
るかを示している。

【表】 (注) 〓〓任意値
動作の開始のために線１３にスタート・パルス
が生ずると、母線４３からＣレジスタ３９にデイ
ジタル２進化信号がロードされる。制御回路２０
は前に述べた加算及び減算の機能に加えて、母線
４４を介してレジスタ３９の内容を監視する機能
を有する。制御回路２０はＡ計数器１４′におけ
る計数の終了を検出すると、Ａ計数器付勢線２７
をオフにし、且つＡ計数器ロード線４２に幅の狭
いパルスを生ずる。このパルスがオア・ゲート４
１を介して与えられることに応じて、Ａ計数器１
４′には母線１６から２進入力信号がロードされ
る。又、表から分かる様にそのときオンであつ
たＣレジスタ３９の最上位ビツトが、線４２のパ
ルスに応じてオフにされる。その後１ビツトを含
むシーケンスに従つて計数選択線がオンになり、
Ａ計数器１４′は、前より大きな計数ステツプ
２，４，８，１６に従つて計数動作を再開する。
最後にＣレジスタ３９がどのビツト位置にも１を
含まなくなると、乗算は終了し、Ａ計数器付勢線
２７はオフになる。 例として、母線４３の２進化入力信号が10100
（１はオン状態を示す）である場合について考え
る。線１３のスタート・パルスに応じてＣレジス
タ３９及びＡ計数器１４′のローデイングが行わ
れると、計数選択線４０ａがオンになるので、Ａ
計数器１４′は１ずつ計数動作を行う。Ａ計数器
１４′が０まで減じられて、１ずつの計数の終了
を示すと、制御回路２０は線４２にパルスを生ず
る。これに応じてＡ計数器１４′には、母線１６
の２進化入力信号が再びロードされる。同時に、
Ｃレジスタ３９はそのときオンであつた最上位の
ビツトをオフにする。Ｃレジスタ３９の内容は
00100であり、その結果、計数選択線４０ｃがオ
ンになり、Ａ計数器１４′は４ずつ計数を行う。
Ａ計数器１４′が再び０になつて計数終了を示す
と、制御回路２０は線４２にパルスを生ずる。Ｐ
レジスタ３９はそのときオンであつた最も上位の
ビツトをオフにする。従つて、Ｃレジスタ３９の
内容は00000になる。１のビツトが全然ないの
で、制御回路２０はＡ計数器付勢線２７をオフに
する。 この例の場合、母線１６の２進化信号によつて
示される数とその４分の１の数との和（即ち、元
の数を1.25倍したものの端数を切り捨てた数）の
アナログ表示に相当する時間中、Ａ計数器付勢線
２７はオンであつた。1.25の２進コードは1.0100
であり、これは母線４３の２進コードの最上位の
ビツトとその次のビツトとの間に小数点をつけた
ものに相当する。 第３図は制御回路２０の具体的な構成を示しそ
いる。制御回路２０は通常の比較回路１０１，１
０２，１０３を含む。これらの比較回路は、それ
ぞれ、２つの多ビツト２進数を比較し、両者が等
しければ、それぞれの出力線１０１ａ，１０２
ａ，１０３ａに高レベル信号を生ずる。比較回路
１０１は、比較する２つの数が等しくないときに
は、線１０１ｂに高レベル信号を生ずる。マルチ
プレクサー１０４は、制御入力線１０４ａの信号
が高レベルであるか低レベルであるかに応じて母
線５０の−Ｄ入力か母線５１の＋Ｄ入力を選択的
に出力線１０４ｂへ送る。Ｄは前に述べた定数で
あり、制御回路２０の内部に記憶されている。
又、その正負の符号はＤ入力符号線３３の信号レ
ベルによつて示される。ラツチ１０５及び１０６
はそれぞれセツト入力Ｓ及びリセツト入力Ｒを有
し、セツト入力Ｓに高レベル信号が与えられる
と、その後リセツト入力Ｒに高レベル信号が与え
られるまで、出力線２８及び２７に高レベル信号
を生ずる。 Ｂ入力符号線２２及びＤ入力符号線３３に接続
されている排他的オア・ゲート１０７は、２つの
線の符号が等しくないとき、線１０４ａに高レベ
ル信号を生じて、減算を行うべきことを示す。同
様に、別の排他的オア・ゲート１０８は、線２１
のＡ符号と線２２のＢ符号とが等しくないとき、
出力線に高レベル信号を生じて、減算を行うべき
ことを示す。線１０１ｂが高レベルのとき線１３
にスタート・パルスが現われると、アンド・ゲー
ト１１１は出力を生じてＡ計数器付勢ラツチ１０
６をセツトする。線１０１ａが高レベルのときに
は（ＡとＣとの乗算が完了したことを示す）、オ
ア・ゲート１１０より生ずる信号がＢ計数器付勢
ラツチ１０５をセツトする。 アンド・ゲート１１２は２つの入力線２７及び
２１が高レベルのとき線１１２ａに出力を生ず
る。アンド・ゲート１１３は２つの入力線２２及
び２８が高レベルのとき線１１３ａに出力を生ず
る。オア・ゲート１１４は線１１２ａ及び１１３
ａのいずれかが高レベルのとき出力符号ラツチ１
１５のデータ入力Ｄに出力を与える。ラツチ１１
５は大きさ信号線２９の分岐線に接続されたゲー
ト入力Ｇを有する。ゲート入力Ｇが高レベルのと
きには、ラツチ１１５の出力線３０はデータ入力
Ｄのレベルと同じレベルになる。一方、ゲート入
力Ｇが低レベルのときには、出力機３０は前のレ
ベルを維持する。排他的オア・ゲート１１６は、
Ａ計数器付勢線２７及びＢ計数器付勢線２８のい
ずれか一方だけが高レベルのとき、線２９に出力
を生ずる。又、線２７及び２８のいずれかが高レ
ベルならば、オア・ゲート１１７は反転器１１８
に出力を与える。反転器１１８の出力はＡ計数器
リセツト線２５及びＢ計数器セツト線２６に共通
して与えられるようになつている。従つて、Ａ及
びＢ計数器１４及び１５は、両方のカウントが０
（若しくは、内蔵されている定数＋Ｄ又は−Ｄ）
まで減じられてしまつた後でリセツトされる。最
後に、もし２つの線１０１ｂ及び１０２ａの両方
が高レベルであるならば、アンド・ゲート１１９
はＡ計数器ロード線４２を高レベルにする。 動作の説明のために、Ｃレジスタの出力母線４
に現われる数値が０でない状態において線１３に
スタート・パルスが現われらると仮定する。この
場合、線１０１ｂが高レベルになるので、ゲート
１１１の働きによつてラツチ１０６がセツトさ
れ、Ａ計数器付勢線２７が高レベルになる。線２
１及び２２のＡ及びＢ符号が等しくなければ、ゲ
ート１０８及び１０９の働きによつてラツチ１０
５もセツトされる。もしＡ及びＢ符号が等しれ
ば、母線４４の数値が０になるまで、ラツチ１０
５はセツトされない。 ラツチ１０６はＣレジスタ出力母線４４の数値
が０になるときリセツトされる。ラツチ１０５は
Ｂ計数器出力母線２４の数値がマルチプレクサー
１０４からの線１０４ｂの出力に等しくなるとき
比較回路１０３の働きによつてリセツトされる。
線２２のＢ符号が線３３のＤ符号と等しければ、
線１０４ｂの出力は＋Ｄになり、そうでなけれ
ば、線１０４ｂの出力は−Ｄになる。 Ｃレジスタ出力母線４４における数値が０でな
く且つＡ計数器出力母線２３における数値が０で
あるならば、Ａ計数器ロード線４２が高レベルに
なる。これに応じて母線１６における信号が反復
的デイクリメントのためにＡ計数器１４に再びロ
ードされることにより、乗算が行われる。乗算に
おいては、母線２３及び４４の数値が共に０にな
るまで、Ａ計数器付勢線２７はオフにならない。
反転器１１８の働きにより、線２７及び２８の両
方がオフになると、Ａ及びＢ計数器リセツト線２
５及び２６がオンになる。 線２７のレベルと線２８のレベルとが等しくな
ければ、大きさ信号線２９は高レベルになる。線
２９の高レベルはラツチ１１５をゲートする。線
２７が高レベルであるならば、線２１のＡ符号が
ゲート１１２及び１１４を介して出力符号ラツチ
１１５のデータ入力Ｄに与えられ、線３０にその
符号を示す出力信号が現われる。一方、線２８が
高レベルであるならば、線２２のＢ符号がゲート
１１３及び１１４を介して出力符号ラツチ１１５
のデータ入力Ｄに与えられ、線３０にその符号を
示す出力信号が現われる。 第４Ａ図及び第４Ｂ図は加算及び減算中の動作
についてのタイミング図である。Ａ計数器１４及
びＢ計数器１５を制御する信号は同じであると仮
定されている。しかしながら、第４Ａ図の場合、
線２１，２２及び３３のＡ，Ｂ及びＤの符号が全
て正であるのに対して、第４Ｂ図の場合、線２１
及び３３のＡ及びＤの符号は負であり、線２２の
Ｂの符号は正である。出力符号線３０の低レベル
は正符号を表わし、高レベルは負符号を表わす。 例として、第４Ａ図は次の様な値のＡ，Ｂ，
Ｃ，Ｄについての＋（Ａ・Ｃ）＋（Ｂ＋Ｄ）なる演
算中の信号を示している。

【表】 これらの数値を前記の式に代入すると次の様な
結果が得られる。 ＋（Ａ・Ｃ）＋（Ｂ＋Ｄ）＝（80×1.3125） ＋（37＋６）＝105＋43＝148 Ａ，Ｂ，Ｃのいずれかの値が変わるまで、この
様な結果に対応する衝撃係数を有する信号パター
ンが繰り返される。 第４Ｂ図は前記のＡ，Ｂ，Ｃ，Ｄについての
（−Ａ・Ｃ）＋（Ｂ−Ｄ）なる演算中の信号を示し
ている。即ち、演算の結果は次の如くである。 （−Ａ・Ｃ）＋（Ｂ−Ｄ）＝（−80×1.3125） ＋（37−６）＝−105＋31＝−74 以上、本発明の好適な実施例を示しが、本発明
はこれに限ることなく種々の態様で実施可能であ
ることはもちろんである。

【図面の簡単な説明】

第１図は複数のビツトから成り任意の符号を有
する変更可能な複数のデイジタル入力信号を、そ
れらが示す数値の代数和に対応する平均値を有す
るアナログ出力信号に変換する本発明による回路
を示す図、第２図は複数のデイジタル入力信号に
よつて示される数値の積に対応する平均値を有す
るアナログ出力信号を生ずるように第１図の回路
を変更した構成を示す図、第３図は制御回路の詳
しい構成を示す図、第４Ａ図及び第４Ｂ図は加算
及び減算中の信号に関するタイミング図である。 １０…クロツク・パルス発生器、１２…分周
器、１４…Ａ計数器、１５…Ｂ計数器、２０…制
御回路。

Claims (1)

1. 【特許請求の範囲】 １ 任意の符号を伴い且つ任意の数値を表わす第
   １及び第２のデイジタル入力信号を受け取つて、
   それらの演算結果を表わすアナログ出力信号を生
   じるための信号変換回路であつて、 クロツク・パルスを生じるクロツク・パルス発
   生器と、 上記クロツク・パルス発生器に接続されてい
   て、所定数のクロツク・パルス毎に１つずつスタ
   ート・パルスを生じる分周器と、 上記スタート・パルスに応じて上記第１のデイ
   ジタル入力信号の数値をセツトしてから、付勢信
   号の制御の下にクロツク・パルスに応じて所定方
   向への計数動作を行うプリセツト可能な第１の計
   数器と、 上記スタート・パルスに応じて上記第２のデイ
   ジタル入力信号の数値をセツトしてから、付勢信
   号の制御の下にクロツク・パルスに応じて所定方
   向への計数動作を行うプリセツト可能な第２の計
   数器と、 上記第１及び第２のデイジタル入力信号のそれ
   ぞれについて正及び負のいずれかを示す符号を伝
   える一対の符号入力線と、 上記一対の符号入力線の両符号が同じとき、上
   記スタート・パルスの発生時点から上記第１の計
   数器が予定の計数値に達する時点まで上記第１の
   計数器の計数動作を可能ならしめる付勢信号を生
   じ、それに引き続き上記第２の計数器が予定の計
   数値に達する時点まで上記第２の計数器の計数動
   作を可能ならしめる付勢信号を生じる機能、及び
   上記一対の符号入力線の両符号が異なるとき、上
   記スタート・パルスの発生時点から上記第１及び
   第２の計数器が上記予定の計数値に達する時点ま
   で上記第１及び第２の計数器の計数動作をそれぞ
   れ可能ならしめる付勢信号を生じる機能を有する
   手段と、 相次ぐスタート・パルス間で上記第１及び第２
   の計数器のいずれか一方だけが計数動作を行つて
   いる時間を検知することに基いて上記第１及び第
   ２のデイジタル入力信号の数値の代数和に対応す
   る衝撃係数を有する矩形波である大きさ信号を生
   じると共に、上記第１及び第２のデイジタル信号
   の数値のうちの大きい方に付随した符号に応じて
   上記代数和に関する符号を表わす符号信号を生
   じ、該符号信号及び上記大きさ信号をアナログ出
   力信号として送り出す手段と を有することを特徴とする信号変換回路。