JPS6122835B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はデイジタル信号をアナログ信号に変換
する回路に関し、更に具体的に言えば、複数の２
進化デイジタル信号に応じて、それらの演算結
果、特に積や商と符号を表わす一対のアナログ信
号を生じる回路に関する。なお、大きさを表わす
信号は一定の周期と可変の衝撃係数を有する。 直接DAC（アナログ−デイジタル変換）技
術、又は間接DAC技術を用いて、数の表示を複
数の２進化信号から線形のアナログ信号に変換す
ることが可能である。一般的な直接DAC技術
は、一定基準電圧を用い、変更可能な２進化入力
によつて示される数と線形な関係を示し且つ該基
準電圧の何割かの値を有する出力電圧を生ずるも
のである。一方、間接DAC技術は、一定周期の
２進信号を用い、変更可能な２進化入力によつて
示される数と線形な関係にある衝撃係数（１周期
中の高レベル部分の割合）を有する一定周期のア
ナログ信号を生ずるものである。一般に、間接
DAC出力を受取るアナログ装置は、アナログ信
号の１周期内での変化に応答することができな
い。むしろ、そのアナログ装置は複数の周期にわ
たる信号の平均（換言すれば、複数の周期にわた
る衝撃係数の平均）に応答するのが普通である。 米国特許第3786488号は、複数の変更可能な２
進化入力信号によつて示される数値の和に応じて
変化するアナログ特性を有する出力信号を生ずる
従来の信号変換回路を示している。但し、この回
路はデイジタル値を周波数値に変換するものであ
り、符号が前もつて知られていない様なデイジタ
ル値を取扱うことはできない。これに対して、後
に述べる様に本発明による回路は、デイジタル入
力を、一定の周波数、ひいては一定の周期を有
し、デイジタル入力に比例した衝撃係数を有する
信号に変換するものであり、且つ任意の符号を有
するデイジタル数を処理することができる。 米国特許第3646545号はDAC技術という点では
共通するが、本発明の回路とは完全に異なつた回
路を示している。演算を行う回路などは全く用い
られていない。 米国特許第3447149号は２つの２進計数器を用
い、一定周波数で可変の衝撃係数を有するアナロ
グ信号を生ずる回路を示している。衝撃係数は一
連のデイジタル・パルスに応じて増減される。し
かしながら、この回路は複数のビツトから成るデ
イジタル数の変換を行うことはできず、従つて、
複数のこの様な数に関する演算を行うこともでき
ない。 本発明の目的は、複数のビツトから成り、任意
の符号を有する変更可能な複数のデイジタル入力
信号によつて示される数値についての演算結果、
特に積又は商に比例した衝撃係数を有し且つ一定
の振幅と周期とを有する大きさ信号と符号信号を
生ずる回路を提供することである。 本発明の他の目的は、複数の２進化信号の演算
と同時にアナログ変換を行う回路を提供すること
である。 この様な目的に従つた本発明による回路は、複
数のビツトから成り任意の符号を有する変更可能
な複数のデイジタル入力信号を、それらに応じた
衝撃係数及び一定振幅を有する大きさ信号と符号
信号とから成るアナログ出力信号に変換する機能
を有する。乗算の場合、乗数を表わす入力信号は
レジストロードされ、このレジスタは乗数の値に
対応する２進の重みを有する出力を生ずる。そし
て、計数器は、２進化重み出力によつて修正され
る相次ぐクロツク・パルスによつて定められる可
変速度で駆動される。これによつて、入力信号に
よつて示される数値の積とほぼ線形の関係をもつ
て変化する平均値を有する２進化３進アナログ出
力信号が得られる。 本発明の別の実施態様においては、複数の入力
信号のうちの１つがロードされる可変モジユロ計
数器が使用される。可変モジユロ計数器は、ロー
ドされた信号の数値に対応する数のクロツク・パ
ルス毎に１つずつ一連の乗数パルスを別の計数器
に与える様に動作する。この別の計数器には残り
の入力信号がロードされる。この計数器は、入力
信号によつて示される数値の積に対応する時間中
付勢される。その結果、大きさ信号の平均値は、
入力信号によつて示される数値の積とほぼ線形の
関係を有する。乗算の場合、前述の別の計数器
は、ｎ個のクロツク・パルス毎に入力信号のロー
デイングを行い、且つ可変モジユロ計数器からの
乗数パルスに応じて計数を行う。除算を行うため
には更に構成要素間の接続態様を変えることが必
要である。即ち、ｎ個のクロツク・パルスでな
く、Ｃ・ｎクロツク・パルス毎に入力信号を前述
の別の計数器に与えるように変更がなされる。な
お、Ｃは可変モジユロ計数器にロードされる入力
信号の数値を表わすものとする。その結果反復時
間はＣアナログ表示として変化し、又、衝撃係数
はＣの逆数のアナログ表示として変化する。 第１図は、実施に際して、本発明の信号変換回
路と共通の構成要素を用いうる加減算用の信号変
換回路を示している。即ち、この信号変換回路は
±Ａ±Ｂの代数和を表わすアナログ出力信号を生
ずる。なお、Ａ及びＢは、複数のビツトから成り
且つ任意の符号を有する変更可能な２進化入力信
号である。信号変換回路はクロツク・パルス発生
器１０を有する。クロツク・パルス発生器１０
は、一定周期の高周波矩形波であることが望まし
い一連の同期したクロツク・パルスを線１１に生
ずる。線１１の分岐線は分周器１２に接続されて
いる。分周器１２は「ｎ分の１」分周動作を行う
ものであり、ｎクロツク周期毎に１つのスター
ト・パルスを線１３に生ずる。Ａ計数器１４及び
Ｂ計数器１５は、代表的に加算すべき数値Ａ及び
Ｂ、即ち複数のビツトから成り且つ任意の符号を
有する変更可能な２進符号化入力信号を母線１６
及び１７を介して受け取る。 制御回路２０の入力線には、次のものが含まれ
る。 線２１：母線１６におけるＡ入力信号の符号に
応じたレベルを有する信号が送られる。 線２２：母線１７におけるＢ入力信号の符号に
応じたレベルを有する信号が送られる。 母線２３：Ａ計数器１４の状態を表わす信号が
送られる。 母線２４：Ｂ計数器１５の状態を表わす信号が
送られる。 制御回路２０の出力線には次のものが含まれ
る。 リセツト線２５及び２６：Ａ計数器１４及びＢ
計数器１５をリセツトするための信号が送られ
る。 付勢線２７及び２８：Ａ計数器１４及びＢ計数
器１５を働かせるための信号が送られる。 線２９：２つの入力信号の数値の演算結果に対
応する衝撃係数を有する矩形波である大きさ信号
が送られる。この大きさ信号を平均化すれば、演
算結果に対応するレベルを有する信号が得られ
る。 線３０：演算結果に関して正符号を表わすレベ
ル及び負符号を表わすレベルのいずれかを呈する
符号信号が送られる。 アンド・ゲート３１及び３２は線２７及び２８
の付勢信号と線１１のクロツク・パルスとの論理
積である出力信号を生ずる。アンド・ゲート３１
及び３２の出力信号はパルス系列であり、Ａ計数
器１４及びＢ計数器１５によつて数えられる。 複数のビツトから成り任意の符号を有する変更
可能なデイジタル信号によつて示される数の加算
について説明する。なお、これからの説明におい
て、或る線における信号のレベルが高い状態又は
低い状態にあることを、その線がオン又はオフで
あるという様に、便宜上簡略的に表現することに
する。 線１３にスタート・パルスが生ずるまでは、リ
セツト線２５及び２６がオンであり且つ付勢線２
５及び２６がオフであるので、Ａ計数器１４及び
Ｂ計数器１５はリセツト状態に維持される。計数
器付勢線２７及び２８はオフである。線１３にス
タート・パルスが生ずることに応じて、Ａ計数器
１４及びＢ計数器１５に対して線１６及び１７を
介して２進化入力信号がロードされる。線１３の
スタート・パルスに応じて、制御回路２０は線２
５及び２６をオフにする。 符号線２１及び２２は符号が正のときオンにな
り、符号が負のときオフになる。従つて、仮定し
た状態において、Ａ符号線２１及びＢ符号線２２
の信号レベルは同じである。それ故、線１３のパ
ルスに応じて制御回路２０はＡ計数器付勢線２７
だけをオンにする。制御回路２０はＡ計数器１４
のカウントが計数終了を表わす所定値、即ち０に
なるまで母線２３を監視する。この場合、スター
ト・パルスの発生に続いて線１１に生じたクロツ
ク・パルスの数は、Ａ計数器１４の入力線１６に
おける２進符号によつて表わされる数に等しい。
制御回路２０はＡ計数器１４の計数終了を検出す
ると、Ａ計数器付勢線２７をオフにし且つＢ計数
器付勢線２８をオンにする。そして、制御回路２
０はＢ計数器１５のカウントが０になつて計数終
了を示すまで母線２４を監視する。カウントが０
になると、制御回路２０はＢ計数器付勢線２８を
オフにし且つＡ及びＢリセツト線２５及び２６を
オンにする。 線１１のクロツク・パルスは一定周期を有する
ので、スタート・パルス発生時から制御回路２０
がＡ計数器１４の計数終了を認識するまでの時
間、換言すれば、Ａ計数器付勢線２７がオンであ
る持続時間は、母線１６を介してＡ計数器１４に
ロードされた２進化入力信号によつて示される数
のアナログ表示である。同様にＢ計数器付勢線２
８がオンである持続時間は、母線１７を介してＢ
計数器１５にロードされた２進化入力信号によつ
て示される数のアナログ表示である。従つて、ス
タート・パルスの発生時からＢ計数器１５の計数
終了までの時間の長さは、母線１６及び１７にお
ける２進化入力信号によつて表わされる数の和に
等しい数のアナログ表示である。 前に述べた様に、制御回路２０はアナログ出力
の大きさを表わす出力信号を線２９に生じ、且つ
アナログ出力の符号を表わす出力信号を線３０に
生ずる。次の表は幾つかの線における信号の相互
関係を示している。

【表】 ＊最終値が維持
される。
表１から分かるように、線２９の大きさ信号
は、Ａ計数器付勢線２７及びＢ計数器付勢線２８
のいずれか一方だけがオンのときオンになるが、
両信号が共にオンのときにはオフになる。符号信
号線３０は、Ａ計数器付勢線２７だけがオンのと
き、線２１のＡ符号値にセツトされ、Ｂ計数器付
勢線２８だけがオンのときには、線２２のＢ符号
値にセツトされる。それ以外の時間（線２９の大
きさ信号がオフのとき）には、符号信号線３０は
その最終値に維持される。前述のように仮定した
例においては、Ａ符号とＢ符号は同じであり、母
線１６及び１７の信号によつて示される数の加算
に対応する時間中、線２９の大きさ信号はオンで
ある。 線１３にスタート・パルスが生ずる毎に（即
ち、ｎクロツク周期毎に）、この様なシーケンス
が繰り返される。或るスタート・パルスの発生か
ら次のスタート・パルスの発生までの所定時間
は、許容される最大の加算結果に対応している。
この所定時間よりも長い時間に対応する加算結果
が生ずると、線２９の大きさ信号は、所定時間全
体にわたつてオンになり、飽和する。動作シーケ
ンスはスタート・パルス毎に繰り返されるので、
線２９の大きさ信号は一定周期の矩形波になる。
Ａ計数器１４及びＢ計数器１５への母線１６及び
１７の２進化信号が変化するにつれて、線２９の
大きさ信号がオンである時間は各周期において変
化する。即ち、飽和が起こらない範囲において、
線２９の信号の衝撃係数（１周期に対するオン時
間の割合）は、母線１６及び１７の信号によつて
示される数の和と線形関係をもつて変化する。 第１図の回路に関連して、線２９の大きさ信号
の平均若しくは直流値に応じた信号であつて、線
３０の符号信号に従つて極性を変えるような信号
を生ずるアナログ回路（図示せず）を用いること
が考えられる。 ２つの２進化デイジタル信号に関する減算につ
いて考察する。これは、線２１のＡ符号と線２２
のＢ符号とが異なる場合である。スタート・パル
スに応じて、制御回路２０はＡ計数器付勢線２７
及びＢ計数器付勢線２８の両方をオンにする。表
から分かる様に、大きさ信号線２９はオフにな
る。制御回路２０は、Ａ計数器及びＢ計数器のカ
ウントが０になる計数終了を検出するように母線
２３及び２４の両方を監視する。どちらかの計数
器のカウントが０になると、対応する付勢線２７
又は２８がオフになる。即ち、一方の計数器付勢
線だけがオンになる。大きさ信号線２９及び符号
信号線３０は表に従つてセツトされる。この例
の場合、大きさ信号線２９はＡ及びＢ計数器１４
及び１５に与えられる線１６及び１７の２進化信
号によつて示される２つの数の間の差に対応する
長さの時間だけオンに留まる。符号信号線３０
は、線１６及び１７の入力信号によつて示される
２つの数のうちの大きい方の符号にセツトされ
る。 以上の様に、第１図の回路は、任意の符号を有
する変更可能な２つの２進化入力の代数和を表わ
す平均若しくは直流値を有するアナログ信号を生
ずる。 Ｂ計数器１５及び制御回路２０は母線１７の数
Ｂに任意の符号の定数を加える演算、即ちＢ±Ｄ
を求める演算を行うように使用することもでき
る。なお、Ｄは常にＢよりも小さい既知の定数を
表わすものとする。制御回路２０はＤ入力符号線
３３及びＢ入力符号線２２を監視する。制御回路
２０は２つの計数終了状態のうちのいずれか一方
を選択する。線２２及び３３の符号が等しい場合
には、Ｂ計数器付勢線２７がオンの間にクロツ
ク・パルス線１１に生ずるパルスの数が、母線１
７の信号によつて示される数と定数Ｄとの和に等
しくなるときに計数終了となるように選定され
る。線２２及び３３の符号が異なる場合には、Ｂ
計数器付勢線２８がオンの間にクロツク・パルス
線１１に生ずるパルスの数が、母線１７の信号に
よつて示される数から定数Ｄを減じたものに等し
くなるときに計数終了となるように選定される。
クロツク・パルスの周期は一定であるから、Ｂ計
数器付勢線２８がオンである時間は母線１７の数
Ｂと定数Ｄとの和のアナログ表示である。 さて、これから、本発明に従つて２つの数Ａと
Ｃとの積又は商を表わすアナログ信号を生ずる信
号変換回路について説明する。なお、第１図に示
す加減算用の回路の構成を変更した形で本発明を
実施した態様を示すが、これに限られないことは
もちろんである。 先ず、第２図は２つの数ＡとＣとの積を表わす
アナログ信号を生ずる信号変換回路を示してい
る。この図において、第１図に示されている構成
要素に対応する構成要素には同等の参照番号をが
つけられている。第２図の回路は、プログラム可
能な論理配列（PLA）で具体化することが好ま
しい修正されたＡ計数器１４′を含む。又、第１
図のアンド・ゲート３１に代つて、５つのアン
ド・ゲート３１ａ乃至３１ｅが使用されている。
これらのアンド・ゲートは全てクロツク・パルス
線１１及びＡ計数器付勢線２７の分岐線を入力と
して有する。更に、これらのアンド・ゲートは、
Ｃレジスタ３９の２進的に重みづけられた出力を
伝える入力線４０ａ乃至４０ｅを有する。 修正されたＡ計数器１４′は、線１１のクロツ
ク・パルスがアンド・ゲート３１ａ乃至３１ｅの
いずれを通過するかに依存して１，２，４，８，
又は16ずつ計数を行う。表はＣレジスタ３９の
内容に応じて入力線４０ａ乃至４０ｂのうちのど
れがオンになるか、ひいては、アンド・ゲート３
１ａ乃至３１ｅのうちのどれが選択的に付勢され
るかを示している。

【表】 (注)×：任意値
動作の開始のために線１３にスタート・パルス
が生ずると、母線４３からＣレジスタ３９にデイ
ジタル２進化信号がロードされる。制御回路２０
は前に述べた加算及び減算の機能に加えて、母線
４４を介してレジスタ３９の内容を監視する機能
を有する。制御回路２０はＡ計数器１４′におけ
る計数の終了を検出すると、Ａ計数器付勢線２７
をオフにし、且つＡ計数器ロード線４２に幅の狭
いパルスを生ずる。このパルスがオア・ゲート４
１を介して与えられることに応じてＡ計数器１
４′には母線１６から２進化入力信号がロードさ
れる。又、表から分かる様にそのときオンであ
つたＣレジスタ３９の最上位ビツトが、線４２の
パルスに応じてオフにされる。その後１ビツトを
含むシーケンスに従つて計数選択線がオンにな
り、Ａ計数器１４′は前より大きな計数ステツプ
２，４，８，１６に従つて計数動作を再開する。
最後にＣレジスタ３９がどのビツト位置にも１を
含まなくなると、乗算は終了し、Ａ計数器付勢線
２７はオフになる。 例として、母線４３の２進化入力信号が10100
（１はオン状態を示す）である場合について考え
る。線１３のスタート・パルスに応じてＣレジス
タ３９及びＡ計数器１４′のローデイングが行わ
れると、計数選択線４０ａがオンになるので、Ａ
計数器１４′は１ずつ計数動作を行う。Ａ計数器
１４′が０まで減じられて、１ずつの計数の終了
を示すと、制御回路２０は線４２にパルスを生ず
る。これに応じてＡ計数器１４′には母線１６の
２進化入力信号が再びロードされる。同時に、Ｃ
レジスタ３９はそのときオンであつた最上位のビ
ツトをオフにする。Ｃレジスタ３９の内容は
00100であり、その結果、計数選択線４０ｃがオ
ンになり、Ａ計数器１４′は４ずつ計数を行う。
Ａ計数器１４′が再び０になつて計数終了を示す
と、制御回路２０は線４２にパルスを生ずる。Ｃ
レジスタ３９はそのときオンであつた最も上位の
ビツトをオフにする。従つて、Ｃレジスタ３９の
内容は00000になる。１のビツトが全然ないの
で、制御回路２０はＡ計数器付勢線２７をオフに
する。 この例の場合、母線１６の２進化信号によつて
示される数とその４分の１の数との和（即ち、元
の数を1.25倍したものの端数を切り捨てた数）の
アナログ表示に相当する時間中、Ａ計数器付勢線
２７はオンであつた。1.25の２進コードは1.0100
であり、これは母線４３の２進コードの最上位の
ビツトとその次のビツトとの間に小数点をつけた
ものに相当する。 第３図は２つの数の積のアナログ表示を生ずる
別の単純な実施例を示している。この実施例は、
端数の切り捨てが望ましくなかつたり、必要なか
つたりする場合に用いられる。第３図において
も、第１図に示されている構成要素に対応する構
成要素には同等の参照番号がつけられている。こ
の実施例は次の様な点で第１図の構成とは異なつ
ている。 乗数を表わす２進化信号は母線４３を介して可
変モジユロ計数器５０にロードされる。この計数
器５０は、線１１を介してクロツク・パルスを受
取る。線１１はアンド・ゲート３１に接続されて
いず、その代りに、乗数パルス線５２がアンド・
ゲート３１に接続されている。計数器５０は、線
１１のＣ個のクロツク・パルス毎に１つのパルス
を線５２に生ずる。Ａ計数器１４は、Ａ計数器付
勢線２７がオンの間、線５２のパルスの計数を行
う。即ち、Ｃ・Ａクロツク・パルスに対応する時
間中、Ａ計数器付勢線２７はオンであるから、積
Ｃ・Ａのアナログ表示が得られる。 なお、ＣとＡとは両方とも整数であるから、こ
の実施例では端数の切り捨ては行われない。又、
制御回路２０はＣ入力母線４３を監視していなけ
ればならない。母線４３の数が０になると、もは
や乗算は行われず、Ａ計数器付勢線２７はオフに
なる。 第４図は除算を行う様に第１図の構成を変更し
た実施例を示している。可変モジユロ計数器５０
の出力は分周器１２の入力になつている。分周器
１２の出力は前と同様にスタート・パルス線１３
に現われる。こうして、Ａ計数器１４及びＢ計数
器１５に与えられる線１３のスタート・パルス
は、ｎクロツク・パルス毎に生ずるのではなく、
Ｃ・ｎクロツク・パルス毎に生ずる。従つて、反
復時間の長さはＣのアナログ表示として変化し、
線２９の大きさ信号の衝撃係数（又は平均値）
は、Ｃの逆数に応じて変化する。 第５図に示す様に制御回路２０は通常の比較回
路１０１，１０２，１０３を含む。これらの比較
回路は、それぞれ、２つの多ビツト２進数を比較
し、両者が等しければ、それぞれの出力線１０１
ａ，１０２ａ，１０３ａに高レベル信号を生ず
る。比較回路１０１は、比較する２つの数が等し
くないときには、線１０１ｂに高レベル信号を生
ずる。マルチプレクサー１０４は、制御入力線１
０４ａの信号が高レベルであるか低レベルである
かに応じて母線５０の−Ｄ入力か母線５１の＋Ｄ
入力を選択的に出力線１０４ｂへ送る。Ｄは前に
述べた定数であり制御回路２０の内部に記憶され
ているる。又、その正負の符号はＤ入力符号線３
３の信号レベルによつて示される。ラツチ１０５
及び１０６はそれぞれセツト入力Ｓ及びリセツト
入力Ｒを有し、セツト入力Ｓに高レベル信号が与
えられると、その後リセツト入力Ｒに高レベル信
号が与えられるまで、出力線２８及び２７に高レ
ベル信号を生ずる。 Ｂ入力符号線２２及びＤ入力符号線３３に接続
されている排他的オア・ゲート１０７は、２つの
線の符号が等しくないとき、線１０４ａに高レベ
ル信号を生じて、減算を行うべきことを示す。同
様に、別の排他的オア・ゲート１０８は、線２１
のＡ符号と線２２のＢ符号とが等しくないとき、
出力線に高レベル信号を生じて減算を行うべきこ
とを示す。線１０１ｂが高レベルのとき線１３に
スタート・パルスが現われると、アンド・ゲート
１１１は出力を生じてＡ計数器付勢ラツチ１０６
をセツトする。線１０１ａが高レベルのときには
（ＡとＣとの乗算が完了したことを示す）、オア・
ゲート１１０より生ずる信号がＢ計数器付勢ラツ
チ１０５をセツトする。 アンド・ゲート１１２は２つの入力線２７及び
２１が高レベルのとき線１１２ａに出力を生ず
る。アンド・ゲート１１３は、２つの入力線２２
及び２８が高レベルのとき線１１３ａに出力を生
ずる。オア・ゲート１１４は線１１２ａ及び１１
３ａのいずれかが高レベルのとき出力符号ラツチ
１１５のデータ入力Ｄに出力を与える。ラツチ１
１５は大きさ信号線２９の分岐線に接続されたゲ
ート入力Ｇを有する。ゲート入力Ｇが高レベルの
ときには、ラツチ１１５の出力線３０はデータ入
力Ｄのレベルと同じレベルになる。一方、ゲート
入力Ｇが低レベルのときには、出力線３０は前の
レベルを維持する。排他的オア・ゲート１１６
は、Ａ計数器付勢線２７及びＢ計数器付勢線２８
のいずれか一方だけが高レベルのとき、線２９に
出力を生ずる。又、線２７及び２８のいずれかが
高レベルならば、オア・ゲート１１７は反転器１
１８に出力を与える。反転器１１８の出力はＡ計
数器リセツト線２５及びＢ計数器リセツト線２６
に共通して与えられる様になつている。従つて、
Ａ及びＢ計数器１４及び１５は、両方のカウント
が０（若しくは、内蔵されている定数＋Ｄ又は−
Ｄ）まで減じられてしまつた後でリセツトされ
る。最後に、もし２つの線１０１ｂ及び１０２ａ
の両方が高レベルであるならば、アンド・ゲート
１１９はＡ計数器ロード線４２を高レベルにす
る。 動作の説明のために、Ｃレベスタの出力母線４
４に現われる数値が０でない状態において線１３
にスタート・パルスが現われると仮定する。この
場合、線１０１ｂが高レベルになるので、ゲート
１１１の働きによつてラツチ１０６がセツトさ
れ、Ａ計数器付勢線２７が高レベルになる。線２
１及び２２のＡ及びＢ符号が等しくなければ、ゲ
ート１０８及び１０９の働きによつてラツチ１０
５もセツトされる。もしＡ及びＢ符号が等しけれ
ば、母４４の数値が０になるまで、ラツチ１０５
はセツトされない。 ラツチ１０６はＣレジスタ出力母線４４の数値
が０になるときリセツトされる。ラツチ１０５は
Ｂ計数器出力母線２４の数値がマルチプレクサー
１０４からの線１０４ｂの出力に等しくなるとき
比較回路１０３の働きによつてリセツトされる。
線２２のＢ符号が線３３のＤ符号と等しければ、
線１０４ｂの出力は＋Ｄになり、そうでなけれ
ば、線１０４ｂの出力は−Ｄになる。 Ｃレジスタ出力母線４４における数値が０でな
く且つＡ計数器出力母線２３における数値が０で
あるならば、Ａ計数器ロード線４２が高レベルに
なるなる。これに応じて母線１６における信号が
反復的デイクリメントのためにＡ計数器１４に再
びロードされることにより、乗算が行われる。乗
算においては、母線２３及び４４の数値が共に０
になるまで、Ａ計数器付勢線２７はオフにならな
い。反転器１１８の働きにより、線２７及び２８
の両方がオフになると、Ａ及びＢ計数器リセツト
線２５及び２６がオンになる。 線２７のレベルと線２８のレベルとが等しくな
ければ、大きさ信号線２９は高レベルになる。線
２９の高レベルはラツチ１１５をゲートする。線
２７が高レベルであるならば、線２１のＡ符号が
ゲート１１２及び１１４を介して出力符号ラツチ
１１５のデータ入力Ｄに与えられ、線３０にその
符号を示す出力信号が現われる。一方、線２８が
高レベルであるならば、線２２のＢ符号がゲート
１１３及び１１４を介して出力符号ラツチ１１５
のデータ入力Ｄに与えられ、線３０にその符号を
示す出力信号が現われる。 以上、本発明の好適な実施例を示したが、本発
明はこれに限ることなく種々の態様で実施可能で
あることはもちろんである。

【図面の簡単な説明】

第１図は複数のデイジタル入力信号を、それら
が示す数値の代数和に対応する平均値を有するア
ナログ出力信号に変換する回路を示す図、第２図
は複数のデイジタル入力信号によつて示される数
値の積に対応する平均値を有するアナログ出力信
号を生ずるように本発明に従つて第１図の回路を
変更した構成を示す図、第３図及び第４図は複数
の入力信号によつて示される数値の積及び商を表
わす出力信号を生ずるための別の実施例を示す
図、第５図は制御回路の詳しい構成を示す図であ
る。 １０……クロツク・パルス発生器、１２……分
周器、１４及び１４′……Ａ計数器、１５……Ｂ
計数器、２０……制御回路、３９……Ｃレジス
タ、５０……可変モジユロ計数器。

Claims (1)

1. 【特許請求の範囲】 １ それぞれ任意の符号を伴い且つ任意の数値を
   表わす複数のビツトから成る第１及び第２のデイ
   ジタル入力信号を受け取つて、それらの演算結果
   を表わすアナログ出力信号を生じるための信号変
   換回路であつて、 クロツク・パルスを生じるクロツク・パルス発
   生器と、 上記クロツク・パルス発生器に接続されてい
   て、所定数のクロツク・パルス毎に１つずつスタ
   ート・パルスを生じる分周器と、 上記第１のデイジタル入力信号をセツトするこ
   とができ、且つ入力端子に与えられるパルスに応
   じて所定方向への計数動作を可変計数ステツプで
   実行しうるプリセツト可能な計数器と、 上記第２のデイジタル入力信号をセツトするこ
   とができ、且つ該信号の複数のビツトに対応づけ
   られる複数の出力線を有していて、２進１のビツ
   トに対応する出力線だけに互いに異なつた計数ス
   テツプを指定する計数ステツプ制御信号を生じる
   レジスタと、 上記第１のデイジタル入力信号を上記プリセツ
   ト可能な計数器にセツトさせ且つ予定の計数値に
   達するまで上記クロツク・パルスを上記プリセツ
   ト可能な計数器の入力端子に与える動作を、上記
   スタート・パルスの発生後、上記レジスタ内の２
   進１のビツトの個数に応じた回数だけ繰り返し行
   い、各回毎に上記計数ステツプ制御信号を１つず
   つ選択して上記プリセツト可能な計数器の計数ス
   テツプを制御する計数制御手段と、 相次ぐスタート・パルス間で上記プリセツト可
   能な計数器が計数動作を実行している時間を検知
   することに基いて、上記第１及び第２のデイジタ
   ル入力信号の数値の積に応じた衝撃係数を有する
   矩形波である大きさ信号を生じると共に、上記第
   １及び第２のデイジタル入力信号に付随する符号
   に基いて上記積の符号を表わす符号信号を生じ、
   該符号信号及び上記大きさ信号をアナログ出力信
   号として送り出す手段と を有することを特徴とする信号変換回路。 ２ それぞれ任意の符号を伴い且つ任意の数値を
   表わす複数のビツトから成る第１及び第２のデイ
   ジタル入力信号を受け取つて、それらの演算結果
   を表わすアナログ出力信号を生じるための信号変
   換回路であつて、 クロツク・パルスを生じるクロツク・パルス発
   生器と、 上記クロツク・パルス発生器に接続されてい
   て、所定数のクロツク・パルス毎に１つずつスタ
   ート・パルスを生じる分周器と、 上記スタート・パルスに応じて上記第１のデイ
   ジタル入力信号をセツトすることができ、且つ入
   力端子に与えられるパルスに応じ所定方向への計
   数動作を実行しうるプリセツト可能な計数器と、 上記クロツク・パルス発生器に接続されてお
   り、且つ上記第２のデイジタル入力信号をセツト
   することができ、該信号によつて定められる数の
   クロツク・パルス毎に１つずつ出力パルスを生じ
   る可変モジユロ計数器と、 上記スタート・パルスの発生後、上記プリセツ
   ト可能な計数器が予定の計数値に達するまで、上
   記可変モジユロ計数器の出力パルスを上記プリセ
   ツト可能な計数器に与える計数制御手段と、 相次ぐスタート・パルス間で上記プリセツト可
   能な計数器が計数動作を実行したている時間を検
   知することに基いて、上記第１及び第２のデイジ
   タル入力信号の数値の積に応じた衝撃係数を有す
   る矩形波である大きさ信号を生じると共に、上記
   第１及び第２のデイジタル入力信号に付随する符
   号に基いて上記積の符号を表わす符号信号を生
   じ、該符号信号及び上記大きさ信号をアナログ出
   力信号として送り出す手段と を有することを特徴とする信号変換回路。 ３ それぞれ任意の符号を伴い且つ任意の数値を
   表わす複数のビツトから成る第１及び第２のデイ
   ジタル入力信号を受け取つて、それらの演算結果
   を表わすアナログ出力信号を生じるための信号変
   換回路であつて、 クロツク・パルスを生じるクロツク・パルス発
   生器と、 スタート・パルスに応じて上記第１のデイジタ
   ル入力信号をセツトすることができ、且つ入力端
   子に与えられるパルスに応じて所定方向への計数
   動作を実行しうるプリセツト可能な計数器と、 上記クロツク・パルス発生器に接続されてお
   り、且つ上記第２のデイジタル入力信号をセツト
   することができ、該信号によつて定められる数の
   クロツク・パルス毎に１つずつ出力パルスを生じ
   る可変モジユロ計数器と、 上記可変モジユロ計数器に接続されていて、所
   定数の出力パルス毎に１つずつ上記スタート・パ
   ルスを生じる分周器と、 上記スタート・パルスの発生後、上記プリセツ
   ト可能な計数器が予定の計数値に達するまで、上
   記クロツク・パルスを上記プリセツト可能な計数
   器に与える計数制御手段と、 相次ぐスタート・パルス間で上記プリセツト可
   能な計数器が計数動作を実行している時間を検知
   することに基いて、上記第１のデイジタル入力信
   号の数値を上記第２のデイジタル入力信号の数値
   で割つた結果の商に応じた衝撃係数を有する矩形
   波である大きさ信号を生じると共に、上記第１及
   び第２のデイジタル入力信号に付随する符号に基
   いて上記商の符号を表わす符号信号を生じ、該符
   号信号及び上記大きさ信号をアナログ出力信号と
   して送り出す手段と を有することを特徴とする信号変換回路。