JPS6276557A - 絶縁ゲ−ト型自己タ−ンオフ素子 - Google Patents
絶縁ゲ−ト型自己タ−ンオフ素子Info
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- JPS6276557A JPS6276557A JP60214578A JP21457885A JPS6276557A JP S6276557 A JPS6276557 A JP S6276557A JP 60214578 A JP60214578 A JP 60214578A JP 21457885 A JP21457885 A JP 21457885A JP S6276557 A JPS6276557 A JP S6276557A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
- H10D18/65—Gate-turn-off devices with turn-off by field effect
- H10D18/655—Gate-turn-off devices with turn-off by field effect produced by insulated gate structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D18/221—Thyristors having amplifying gate structures, e.g. cascade configurations
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/40—Thyristors with turn-on by field effect
Landscapes
- Thyristors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ｐｎｐｎサイリスタ構造を有し、ＭＯＳゲー
トによりオンオフ制御を行う絶縁ゲート型自己ターンオ
フ素子に関する。
トによりオンオフ制御を行う絶縁ゲート型自己ターンオ
フ素子に関する。
絶縁ゲート型の自己ターンオフ素子として従来、第４図
に示すものが知られている。これは、ｎ型エミッタ層６
１に接してｎ型ベース１１６２が形成され、このｎ型ベ
ース層６２内にｎ型ベース層６３、ｎ型エミッタ層６４
が順次拡散形成されたｐｎｐｎ構造を有し、ｎ型エミッ
タ層にカソード電極６５が、ｎ型エミッタ層６１にアノ
ード電極６６がそれぞれ形成されたサイリスタが基本と
なっでいる。ｎ型エミッタ層６４とｎ型ベース層６２の
間のｎ型ベース層６３表面をチャネル領域７３としてこ
の上にゲート絶縁膜６７を介してゲート電極６８を形成
することにより、ターンオン用ＭＯＳゲートＧ１を構成
している。またｎ型エミッタ層６４に隣接してｎ型層６
９を設け、この間のｐ型ベース！！６３表面部をチャネ
ル領域７４としてこの上にゲート絶縁１７０を介してゲ
ート電極７１を形成して、ターンオフ用ＭＯＳゲートＧ
２を構成している。ｎ＋型層６９は電極７２によりｎ型
ベース層６３と短絡されている。
に示すものが知られている。これは、ｎ型エミッタ層６
１に接してｎ型ベース１１６２が形成され、このｎ型ベ
ース層６２内にｎ型ベース層６３、ｎ型エミッタ層６４
が順次拡散形成されたｐｎｐｎ構造を有し、ｎ型エミッ
タ層にカソード電極６５が、ｎ型エミッタ層６１にアノ
ード電極６６がそれぞれ形成されたサイリスタが基本と
なっでいる。ｎ型エミッタ層６４とｎ型ベース層６２の
間のｎ型ベース層６３表面をチャネル領域７３としてこ
の上にゲート絶縁膜６７を介してゲート電極６８を形成
することにより、ターンオン用ＭＯＳゲートＧ１を構成
している。またｎ型エミッタ層６４に隣接してｎ型層６
９を設け、この間のｐ型ベース！！６３表面部をチャネ
ル領域７４としてこの上にゲート絶縁１７０を介してゲ
ート電極７１を形成して、ターンオフ用ＭＯＳゲートＧ
２を構成している。ｎ＋型層６９は電極７２によりｎ型
ベース層６３と短絡されている。
この素子の動作は次の通りである。ターンオン用ゲート
Ｇ１に正電圧を印加すると、チャネル類１ａ７３が導通
し、ｎ型エミッタ層６４からｎ型ベース１ｉｉ６２に電
子が注入され、これによりサイリスタがターンオンする
。一方、ゲートＧ１の電圧を零としてターンオフ用ゲー
トＧ２に正の電圧を印加すると、ｎ型エミッタ層６４は
チャネル領域７４、ｎ型層６９．電極７２を通してｎ型
ベース１１６３と短絡される。これによりサイリスタは
ターンオフする。
Ｇ１に正電圧を印加すると、チャネル類１ａ７３が導通
し、ｎ型エミッタ層６４からｎ型ベース１ｉｉ６２に電
子が注入され、これによりサイリスタがターンオンする
。一方、ゲートＧ１の電圧を零としてターンオフ用ゲー
トＧ２に正の電圧を印加すると、ｎ型エミッタ層６４は
チャネル領域７４、ｎ型層６９．電極７２を通してｎ型
ベース１１６３と短絡される。これによりサイリスタは
ターンオフする。
第５図は第４図の素子を変形した従来例である。
これは、サイリスタをオンオフ制御するＭＯＳＦＥＴと
してｎチャネルとｎチャネルを組合わせることにより、
ＭＯＳゲートを一つにして 。
してｎチャネルとｎチャネルを組合わせることにより、
ＭＯＳゲートを一つにして 。
いる。ρ型エミッタ１１８１．ｎ型ベース層８２゜ｎ型
ベース層８３．ｎ型エミッタ１１８４の４１１構造を有
し、カソード電極８５およびアノード電極８６を有する
基本構造は第４図と変らない。第４図と異なる点は、ｎ
型エミッタ層８４の端部にｐ型１ｉ１８７を設け、この
ｎ型層８７はカソード電極８５によりｎ型エミッタ層８
４と短絡し、またｐ型１８７とｎ型ベース層８２に挟ま
れた領域の表面部に連続的にゲート絶縁ｌ１１８８を介
してゲート電極８９を形成して一つのＭＯＳゲートＧを
構成していることである。ｎ型エミッタ層８４とｎ型ベ
ース１Ｆ１８２の間のチャネル領域９０がターンオン用
であり、ｎ型層８７とｎ型ベース層８３の間のチャネル
領域９１がターンオフ用となっている。
ベース層８３．ｎ型エミッタ１１８４の４１１構造を有
し、カソード電極８５およびアノード電極８６を有する
基本構造は第４図と変らない。第４図と異なる点は、ｎ
型エミッタ層８４の端部にｐ型１ｉ１８７を設け、この
ｎ型層８７はカソード電極８５によりｎ型エミッタ層８
４と短絡し、またｐ型１８７とｎ型ベース層８２に挟ま
れた領域の表面部に連続的にゲート絶縁ｌ１１８８を介
してゲート電極８９を形成して一つのＭＯＳゲートＧを
構成していることである。ｎ型エミッタ層８４とｎ型ベ
ース１Ｆ１８２の間のチャネル領域９０がターンオン用
であり、ｎ型層８７とｎ型ベース層８３の間のチャネル
領域９１がターンオフ用となっている。
この素子では、ＭＯＳゲートＧに正電圧を印加するとチ
ャネル類［９０が導通して第４図の場合と同様にサイリ
スタがターンオンする。同じＭＯＳゲートＧに負電圧を
印加すると、チャネル領域９１が導通してｎ型エミッタ
層８４とｐ型ベース層８３間が短絡されてサイリスタは
ターンオフする。
ャネル類［９０が導通して第４図の場合と同様にサイリ
スタがターンオンする。同じＭＯＳゲートＧに負電圧を
印加すると、チャネル領域９１が導通してｎ型エミッタ
層８４とｐ型ベース層８３間が短絡されてサイリスタは
ターンオフする。
これら従来の自己ターンオフ素子には次のような欠点が
ある。第１は、ターンオフ動作が難しいことである。第
４図の素子でのターンオフ動作について見ると、チャネ
ル領域７４を導通させた時、ｎ型エミッタ層６４とｎ型
ベース層６３の接合面のうちターンオン用のチャネル領
域７３の部分が最も遅くオフする。何故なら、ｎ型エミ
ッタ層６４がチャネル領域７３とは反対側のチャネル領
域７４を介してｎ型層６９１電極７２を通してｎ型ベー
ス層６３と短絡するため、この電極７２の電位はｎ型ベ
ース層６３の横方向抵抗を通してチャネル領域７３の部
分に最も遅れて伝わるからである。そしてこのｎ型ベー
ス１１６３内の横方向電圧降下が大きい場合にはｎ型ベ
ース層６３とｎ型エミッタ層６４間の短絡ができなくな
る。第５図の素子では、ターンオフ時チャネル領域９１
を導通させた場合、ｎ型エミッタ膚８４とｎ型ベース層
８３の接合の内ターンオン用のチャネル領域９０から最
も遠い位置でのオフ動作が遅れる。図のＭ４造が左右対
称的に構成されている場合には、素子の中央部のターン
オフが遅れることになる。
ある。第１は、ターンオフ動作が難しいことである。第
４図の素子でのターンオフ動作について見ると、チャネ
ル領域７４を導通させた時、ｎ型エミッタ層６４とｎ型
ベース層６３の接合面のうちターンオン用のチャネル領
域７３の部分が最も遅くオフする。何故なら、ｎ型エミ
ッタ層６４がチャネル領域７３とは反対側のチャネル領
域７４を介してｎ型層６９１電極７２を通してｎ型ベー
ス層６３と短絡するため、この電極７２の電位はｎ型ベ
ース層６３の横方向抵抗を通してチャネル領域７３の部
分に最も遅れて伝わるからである。そしてこのｎ型ベー
ス１１６３内の横方向電圧降下が大きい場合にはｎ型ベ
ース層６３とｎ型エミッタ層６４間の短絡ができなくな
る。第５図の素子では、ターンオフ時チャネル領域９１
を導通させた場合、ｎ型エミッタ膚８４とｎ型ベース層
８３の接合の内ターンオン用のチャネル領域９０から最
も遠い位置でのオフ動作が遅れる。図のＭ４造が左右対
称的に構成されている場合には、素子の中央部のターン
オフが遅れることになる。
この場合も、ｎ型ベース層８３の横方向抵抗が大きいと
ターンオフができなくなる。第４図および第５図の構造
ではいずれもｐ型ベース層の抵抗は大きい。即ち第４図
では、ｎ型エミッタｔ！６４の片側にターンオン用のチ
ャネル領域７３があるため、ターンオフ用のチャネル領
域７４を両側に設けることができない。また第５図では
ターンオフの際にチャネル領域９１を通してｐ型層８７
と導通するｎ型ベース層８３の表面部はターンオン用の
チャネル領域９０となっているため、この部分の抵抗を
似くすることはできない。もしｎ型ベース層６３．８３
の不純物濃度を大きくすると、ターンオン用チャネル領
域のしきい値電圧が増大し、拡散深さを大きくすると同
じくターンオン用チャネル領域の抵抗が増大してしまう
のである。
ターンオフができなくなる。第４図および第５図の構造
ではいずれもｐ型ベース層の抵抗は大きい。即ち第４図
では、ｎ型エミッタｔ！６４の片側にターンオン用のチ
ャネル領域７３があるため、ターンオフ用のチャネル領
域７４を両側に設けることができない。また第５図では
ターンオフの際にチャネル領域９１を通してｐ型層８７
と導通するｎ型ベース層８３の表面部はターンオン用の
チャネル領域９０となっているため、この部分の抵抗を
似くすることはできない。もしｎ型ベース層６３．８３
の不純物濃度を大きくすると、ターンオン用チャネル領
域のしきい値電圧が増大し、拡散深さを大きくすると同
じくターンオン用チャネル領域の抵抗が増大してしまう
のである。
第２の欠点は、これら従来の素子構造では高耐圧化が難
しいことである。高耐圧化のためにｎ型ベース層の抵抗
を大きくすると、ターンオンの際の電流を充分に流すこ
とができなくなるからである。
しいことである。高耐圧化のためにｎ型ベース層の抵抗
を大きくすると、ターンオンの際の電流を充分に流すこ
とができなくなるからである。
本発明は上記した点に鑑みなされたもので、ターンオフ
能力の向上を図ると共に、ターンオン時のゲート感度向
上を図った絶縁ゲート型の自己ターンオフ素子を提供す
ることを目的とする。
能力の向上を図ると共に、ターンオン時のゲート感度向
上を図った絶縁ゲート型の自己ターンオフ素子を提供す
ることを目的とする。
本発明は、ＭＯＳゲートによりオンオフ制御を行なうサ
イリスタ構造の自己ターンオフ素子において、第１導電
型ベース層内に第２導電型エミッタ層とは別に第２導電
型ソース層を形成し、このソース層と第１導電型ベース
層を短絡するソース′Ｉ４極を設け、かつ上記第２導電
型ソース層と第２導電型ベース層間の第１導電型ベース
層表面部にＭＯＳゲートを形成した導電変調ＭＯＳＦＥ
Ｔをターンオン用素子として構成し、かつ第２導電型丁
ミッタ層と第１導電型ベース層間を短絡するターンオフ
用のＭＯＳＦＥＴを設けたことを特徴とする。
イリスタ構造の自己ターンオフ素子において、第１導電
型ベース層内に第２導電型エミッタ層とは別に第２導電
型ソース層を形成し、このソース層と第１導電型ベース
層を短絡するソース′Ｉ４極を設け、かつ上記第２導電
型ソース層と第２導電型ベース層間の第１導電型ベース
層表面部にＭＯＳゲートを形成した導電変調ＭＯＳＦＥ
Ｔをターンオン用素子として構成し、かつ第２導電型丁
ミッタ層と第１導電型ベース層間を短絡するターンオフ
用のＭＯＳＦＥＴを設けたことを特徴とする。
［発明の効果〕
本発明によれば、サイリスタの第２導電型エミッタ否と
は別に第２導電型ソース層を設けて導電変調型ＭＯＳＦ
ＥＴを構成することにより、第１導電型ベース層のうち
導電変調型ＭＯＳＦＥＴのチャネル領域となる部分のみ
を別工程で高抵抗層により形成して、サイリスタの第１
導電型ベース層抵抗を小さくすることができ、ターンオ
フ能力を大きいものとすることができる。また本発明で
は導電変調型ＭＯＳＦＥＴの電流がサイリスタのベース
電流として供給される増幅ゲート構造となるため、ター
ンオン時のゲート感度が高いものとなる。
は別に第２導電型ソース層を設けて導電変調型ＭＯＳＦ
ＥＴを構成することにより、第１導電型ベース層のうち
導電変調型ＭＯＳＦＥＴのチャネル領域となる部分のみ
を別工程で高抵抗層により形成して、サイリスタの第１
導電型ベース層抵抗を小さくすることができ、ターンオ
フ能力を大きいものとすることができる。また本発明で
は導電変調型ＭＯＳＦＥＴの電流がサイリスタのベース
電流として供給される増幅ゲート構造となるため、ター
ンオン時のゲート感度が高いものとなる。
以下本発明の詳細な説明する。
第１図は一実施例の素子構造を示す。この実施例では第
１導電型としてｐ型、第２導電型としてｎ型を用いてい
る。ｐ型エミッタ層１１．ｎ型ベース層１２．１３．０
型ベ一ス層１４およびｎ型エミッタ１１１５からなる４
層構造を有し、カソード電極（第１の主電極）１６およ
びアノード電極（第２の主電極）１７を有するサイリス
タ構造は、基本的に従来と同様である。またサイリスタ
本体のｎ型ベース層１４の端部にはこれと重ねてｎ型ベ
ース層１８が形成されている。このｎ型ベース層１８は
ｎ型ベース層１４に比べて不純物濃度が低く、かつ拡散
深さも浅い。そしてこのｎ型ベース層１８内の端部にｎ
型ソース層１９が形成され、このｎ型ソースＩｆ！１１
９とｎ型ベース層１８を短絡するソース電極２２が形成
され、またｎ型ソース層１９とｎ型ベース層１３に挟ま
れたｎ型ベース層１８の表面部をチャネル領域２６とし
て、この上にゲート絶縁膜２０を介してゲート電極２１
が形成されて、導電変調型ＭＯＳＦＥＴが構成されてい
る。この導電変調型ＭＯＳＦＥＴのゲート電・極２１が
ターンオン用ゲートＧ１となる。一方ｎ型エミッタ層１
５をソース領域とし、その両側にドレイン領域となるｎ
型層２３が設けられ、このｎ型層２３とｎ型エミッタ層
１５の間の領域をチャネル領域２７としてこの上にゲー
ト絶縁ｌ１１２４を介してゲート電極２５が形成され、
ｎチャネルＭＯＳＦＥＴが構成されている。導電変調型
ＭＯＳＦＥＴのソース電極２２はこの ＭＯＳＦＥＴのｎ型層２３にも接続されている。
１導電型としてｐ型、第２導電型としてｎ型を用いてい
る。ｐ型エミッタ層１１．ｎ型ベース層１２．１３．０
型ベ一ス層１４およびｎ型エミッタ１１１５からなる４
層構造を有し、カソード電極（第１の主電極）１６およ
びアノード電極（第２の主電極）１７を有するサイリス
タ構造は、基本的に従来と同様である。またサイリスタ
本体のｎ型ベース層１４の端部にはこれと重ねてｎ型ベ
ース層１８が形成されている。このｎ型ベース層１８は
ｎ型ベース層１４に比べて不純物濃度が低く、かつ拡散
深さも浅い。そしてこのｎ型ベース層１８内の端部にｎ
型ソース層１９が形成され、このｎ型ソースＩｆ！１１
９とｎ型ベース層１８を短絡するソース電極２２が形成
され、またｎ型ソース層１９とｎ型ベース層１３に挟ま
れたｎ型ベース層１８の表面部をチャネル領域２６とし
て、この上にゲート絶縁膜２０を介してゲート電極２１
が形成されて、導電変調型ＭＯＳＦＥＴが構成されてい
る。この導電変調型ＭＯＳＦＥＴのゲート電・極２１が
ターンオン用ゲートＧ１となる。一方ｎ型エミッタ層１
５をソース領域とし、その両側にドレイン領域となるｎ
型層２３が設けられ、このｎ型層２３とｎ型エミッタ層
１５の間の領域をチャネル領域２７としてこの上にゲー
ト絶縁ｌ１１２４を介してゲート電極２５が形成され、
ｎチャネルＭＯＳＦＥＴが構成されている。導電変調型
ＭＯＳＦＥＴのソース電極２２はこの ＭＯＳＦＥＴのｎ型層２３にも接続されている。
このＭＯＳＦＥＴのゲート電極２５がターンオフ用ゲー
トＧ２となる。
トＧ２となる。
この素子の具体的な製造工程例を説明すると、ｎ型ベー
ス層１３となる１２０〜１５０Ω・α。
ス層１３となる１２０〜１５０Ω・α。
厚さ３５０μｍのｎ型Ｓｉウェーハを用意し、ｎ＋拡散
およびｐ＋拡散により、例えば３０μｍの高濃度ｎ型層
１２および３０μ而のｎ型エミッタ層１１を形成する。
およびｐ＋拡散により、例えば３０μｍの高濃度ｎ型層
１２および３０μ而のｎ型エミッタ層１１を形成する。
次にウェーハの反対側にｐ型不純物を拡散してｎ型ベー
ス層１４を形成する。
ス層１４を形成する。
この後熱酸化により約１０００人のゲート絶縁膜２０．
２４を形成し、多結晶シリコン膜を５０００人程度堆積
してゲート電極２１．２５を形成する。次にゲート電極
２１．２５をマスクの一部として用いてｎ型エミッタ層
１５、ｎ型ベース層１８、ｎ型ソース層１９およびｎ型
層２３を順次拡散形成する。そして最後にカソード電極
、ソース電極２２およびアノード電極１７を形成して完
成する。
２４を形成し、多結晶シリコン膜を５０００人程度堆積
してゲート電極２１．２５を形成する。次にゲート電極
２１．２５をマスクの一部として用いてｎ型エミッタ層
１５、ｎ型ベース層１８、ｎ型ソース層１９およびｎ型
層２３を順次拡散形成する。そして最後にカソード電極
、ソース電極２２およびアノード電極１７を形成して完
成する。
この素子の動作は次の通りである。ターンオン動作はＭ
ＯＳゲートＧ１に正電圧を印加することにより行なう。
ＯＳゲートＧ１に正電圧を印加することにより行なう。
これによりチャネル領域２６が導通して導電変調ＭＯＳ
ＦＥＴがオンし、そのソース電流がソース電極２２を介
してｎ型ベース層１８および１４に供給される。これに
より、サイリスタはターンオンする。次にターンオフの
際にはＭＯＳゲートＧ１の電圧を零とし、ＭＯＳゲート
Ｇ２に正電圧を印加する。これによりｎチャネルＭＯＳ
ＦＥＴのチャネル領域２７が導通し、ｎ型エミッタ層１
５がこのチャネル領域２７を介し、ｎ型層２３．ソース
電極２２を介してｎ型ベース層１８よび１４と短絡して
、ターンオフする。
ＦＥＴがオンし、そのソース電流がソース電極２２を介
してｎ型ベース層１８および１４に供給される。これに
より、サイリスタはターンオンする。次にターンオフの
際にはＭＯＳゲートＧ１の電圧を零とし、ＭＯＳゲート
Ｇ２に正電圧を印加する。これによりｎチャネルＭＯＳ
ＦＥＴのチャネル領域２７が導通し、ｎ型エミッタ層１
５がこのチャネル領域２７を介し、ｎ型層２３．ソース
電極２２を介してｎ型ベース層１８よび１４と短絡して
、ターンオフする。
こうしてこの実施例の素子では、ターンオンの場合は導
電変調型ＭＯＳＦＥＴのソース′Ｒ流がサイリスタのベ
ース電流となり、増幅ゲート型サイリスタの同じ原理で
ゲート感度が高いものとなる。
電変調型ＭＯＳＦＥＴのソース′Ｒ流がサイリスタのベ
ース電流となり、増幅ゲート型サイリスタの同じ原理で
ゲート感度が高いものとなる。
またターンオフ用のチャネル領域２７はｎ型エミッタ層
１５の両側に形成されているおり、しかも導電変調型Ｍ
ＯＳＦＥＴのｎ型ベース層１８とサイリスタ本体部分の
ｎ型ベース層１４を別工程で形成しているためにｎ型ベ
ース層１８の抵抗を低くすることなくｎ型ベース層１４
の抵抗を低くすることができる。これらの理由でこの素
子はターンオフ能力が高いものとなる。
１５の両側に形成されているおり、しかも導電変調型Ｍ
ＯＳＦＥＴのｎ型ベース層１８とサイリスタ本体部分の
ｎ型ベース層１４を別工程で形成しているためにｎ型ベ
ース層１８の抵抗を低くすることなくｎ型ベース層１４
の抵抗を低くすることができる。これらの理由でこの素
子はターンオフ能力が高いものとなる。
第２図は本発明の他の実施例の自己ターンオフ素子であ
る。この素子は、第１図の素子全体を増幅段として、即
ち補助サイリスタとして用いてこれとは別に形成された
主サイリスタを駆動するように構成したものである。従
って第１図と対応する部分には第１図と同一符号を付し
て詳細な説明は省略する。補助サイリスタ部のｎ型ベー
ス層１４と隣接して主サイリスタ部のｎ型ベース層２８
およびｎ型エミッタ層２９が形成され、このｎ型エミッ
タ層２９にカソード電極３ｏが形成されている。主サイ
リスタ部のｎ型エミッタ層２つの両側にはこれに隣接し
てｎ型層３２が形成され、これらｎ型エミッタＷ４２９
とｎ型層３２の間の基板表面にゲート絶縁膜３３を介し
てゲート電極３４が形成されている。このゲート電極３
４はターンオフ用であり、補助サイリスタ部のターンオ
フ用ゲート電極２５と共通接続されている。またｎ型層
３２とｎ型ベース層２８間を短絡する電極３１が設けら
れ、この電極３２は補助サイリスタ部のカソードｆｆ１
ｔｆｆｉ１６と接続されている。
る。この素子は、第１図の素子全体を増幅段として、即
ち補助サイリスタとして用いてこれとは別に形成された
主サイリスタを駆動するように構成したものである。従
って第１図と対応する部分には第１図と同一符号を付し
て詳細な説明は省略する。補助サイリスタ部のｎ型ベー
ス層１４と隣接して主サイリスタ部のｎ型ベース層２８
およびｎ型エミッタ層２９が形成され、このｎ型エミッ
タ層２９にカソード電極３ｏが形成されている。主サイ
リスタ部のｎ型エミッタ層２つの両側にはこれに隣接し
てｎ型層３２が形成され、これらｎ型エミッタＷ４２９
とｎ型層３２の間の基板表面にゲート絶縁膜３３を介し
てゲート電極３４が形成されている。このゲート電極３
４はターンオフ用であり、補助サイリスタ部のターンオ
フ用ゲート電極２５と共通接続されている。またｎ型層
３２とｎ型ベース層２８間を短絡する電極３１が設けら
れ、この電極３２は補助サイリスタ部のカソードｆｆ１
ｔｆｆｉ１６と接続されている。
この素子は、第１図の素子で説明したようにして補助サ
イリスタをオンすると、そのカソード電流がカソード電
極１６から主サイリスタ部の短絡電極３１を介して主サ
イリスタのｎ型ベース層２８にベース電流として供給さ
れ、これにより主サイリスタがターンオンする。ターン
オフ動作は、補助サイリスタ側のゲート電極２２および
主す、イリスタ側のゲート電極３４に同時に正の電圧を
印加して、両方のｎ型エミッタ層とｐ型ベース層間を同
時に短絡することにより行なわれる。
イリスタをオンすると、そのカソード電流がカソード電
極１６から主サイリスタ部の短絡電極３１を介して主サ
イリスタのｎ型ベース層２８にベース電流として供給さ
れ、これにより主サイリスタがターンオンする。ターン
オフ動作は、補助サイリスタ側のゲート電極２２および
主す、イリスタ側のゲート電極３４に同時に正の電圧を
印加して、両方のｎ型エミッタ層とｐ型ベース層間を同
時に短絡することにより行なわれる。
従ってこの素子では、ターンオン時はベース電流が２段
の増幅を受けることになり、第１図の場合に比べて更に
ターンオンのゲート感度が高いものとなる。
の増幅を受けることになり、第１図の場合に比べて更に
ターンオンのゲート感度が高いものとなる。
第３図は本発明の更に他の実施例の自己ターンオフ素子
である。この素子は、第５図に示した従来の素子即ち、
ターンオフ用とターンオン用にｐチャネルＭＯＳＦＥＴ
とｎチャネルＮＩＩ ＯＳ Ｆ Ｅ Ｔを組合わせて一
つのＭＯＳゲートでオンオフ制御を行なうようにした素
子を改良したものである。
である。この素子は、第５図に示した従来の素子即ち、
ターンオフ用とターンオン用にｐチャネルＭＯＳＦＥＴ
とｎチャネルＮＩＩ ＯＳ Ｆ Ｅ Ｔを組合わせて一
つのＭＯＳゲートでオンオフ制御を行なうようにした素
子を改良したものである。
ｎ型エミッタ層４１、ｎ型ベース層４２．４３、ｎ型ベ
ース層４４、ｎ型エミッタ層４５の４層構造にカソード
電極４７およびアノード電極４８を有するサイリスタの
基本構造は従来と変らない。
ース層４４、ｎ型エミッタ層４５の４層構造にカソード
電極４７およびアノード電極４８を有するサイリスタの
基本構造は従来と変らない。
カソード電極４７の下には高濃度ｎ型エミッタ層４６が
形成されている。ｎ型ベース層４４の端部にはこれと別
の拡散工程でｎ型ベース層４９が形成されている。そし
てこのｎ型ベース層４９内にｎ型ソースｌｆｆ１５０が
形成され、このｎ型ソース層５０とｎ型ベース層４３に
挟まれたｎ型ベース層４９表面をチャネル領域５６とし
てこの上にゲート絶縁膜５１を介してゲート電極５２が
形成され、またｎ型ソース層５０とｎ型ベース層４９間
を短絡するソース電極５３が形成されて導電変調ＭＯＳ
ＦＥＴが構成されている。この導電変調型ＭＯＳＦＥＴ
は先の実施例と同様にターンオフ制御の増幅ゲート部を
構成している。一方、ｎ型エミッタ層４５の端部近傍に
ソース領域となるｎ型層５８が形成され、このｎ型層５
８とドレイン領域となるｎ型ベース層４４に挟まれたｎ
型エミッタ層４５表面部をチャネル領域５７としてその
表面にゲート絶縁Ｉｆ！１５４を介してゲート電極５５
が形成され、ｐチャネルＭＯＳＦＥＴが構成されている
。このＭＯＳＦＥＴはターンオフ制御に用いられるもの
である。なおこのＭＯＳＦＥＴのｎ型層５８はカソード
電極４７によりｎ型層４６と同電位に保たれるようにな
っている。そしてこのＭＯＳＦＥＴのゲート電極５５と
導゛慝変調型ＭＯＳＦＥＴのゲート電極５２は共通接続
されて一つのＭＯＳゲートＧとなっている。
形成されている。ｎ型ベース層４４の端部にはこれと別
の拡散工程でｎ型ベース層４９が形成されている。そし
てこのｎ型ベース層４９内にｎ型ソースｌｆｆ１５０が
形成され、このｎ型ソース層５０とｎ型ベース層４３に
挟まれたｎ型ベース層４９表面をチャネル領域５６とし
てこの上にゲート絶縁膜５１を介してゲート電極５２が
形成され、またｎ型ソース層５０とｎ型ベース層４９間
を短絡するソース電極５３が形成されて導電変調ＭＯＳ
ＦＥＴが構成されている。この導電変調型ＭＯＳＦＥＴ
は先の実施例と同様にターンオフ制御の増幅ゲート部を
構成している。一方、ｎ型エミッタ層４５の端部近傍に
ソース領域となるｎ型層５８が形成され、このｎ型層５
８とドレイン領域となるｎ型ベース層４４に挟まれたｎ
型エミッタ層４５表面部をチャネル領域５７としてその
表面にゲート絶縁Ｉｆ！１５４を介してゲート電極５５
が形成され、ｐチャネルＭＯＳＦＥＴが構成されている
。このＭＯＳＦＥＴはターンオフ制御に用いられるもの
である。なおこのＭＯＳＦＥＴのｎ型層５８はカソード
電極４７によりｎ型層４６と同電位に保たれるようにな
っている。そしてこのＭＯＳＦＥＴのゲート電極５５と
導゛慝変調型ＭＯＳＦＥＴのゲート電極５２は共通接続
されて一つのＭＯＳゲートＧとなっている。
この素子の動作は、ＭＯＳゲートＧに正電圧を印加して
導電変調型Ｍ ＯＳ Ｆ Ｅ Ｔをオンにし、そのソー
ス電流をｎ型ベース層４４にベース電流として供給する
ことによりターンオンする。これは先の実施例と同様で
ある。ターンオフの際はＭＯＳゲートＧに負電圧を印加
する。これによりｐチャネルＭＯＳＦＥＴがオンし、ｎ
型エミッタ＠４５とｐ型ベースＩｔ！ｉ４４が短絡され
て素子はターンオフする。
導電変調型Ｍ ＯＳ Ｆ Ｅ Ｔをオンにし、そのソー
ス電流をｎ型ベース層４４にベース電流として供給する
ことによりターンオンする。これは先の実施例と同様で
ある。ターンオフの際はＭＯＳゲートＧに負電圧を印加
する。これによりｐチャネルＭＯＳＦＥＴがオンし、ｎ
型エミッタ＠４５とｐ型ベースＩｔ！ｉ４４が短絡され
て素子はターンオフする。
この実施例によっても導電変調型ＭＯＳＦＥＴが増幅ゲ
ートとして作用するため、先の実施例と同様にターンオ
ン時に高いグー１−感度が得られる。
ートとして作用するため、先の実施例と同様にターンオ
ン時に高いグー１−感度が得られる。
またターンオフの際にＭＯＳＦＥＴに流れる電流通路に
は、導電変調型ＭＯＳＦＥＴのチャネル領域５６の部分
が入らない。またサイリスタ本体のｎ型ベース層４４と
は別工程で４電変調ＭＯＳＦＥＴ部のｎ型ベース層４９
を形成しており、従ってこのｎ型ベース層４４の抵抗を
小さいものとすることができ、更にｎ型ベース層４４と
４９の重なる部分は一層低抵抗となるため、ターンオフ
能力が非常に高いものとなる。
は、導電変調型ＭＯＳＦＥＴのチャネル領域５６の部分
が入らない。またサイリスタ本体のｎ型ベース層４４と
は別工程で４電変調ＭＯＳＦＥＴ部のｎ型ベース層４９
を形成しており、従ってこのｎ型ベース層４４の抵抗を
小さいものとすることができ、更にｎ型ベース層４４と
４９の重なる部分は一層低抵抗となるため、ターンオフ
能力が非常に高いものとなる。
本発明は上記した実施例に限られるものではなく、その
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。
第１図は本発明の一実施例の絶縁ゲーＩ−型自己ターン
オフ素子を示す図、第２図は他の実施例の絶縁ゲート型
自己ターンオフ素子を示す図、第３図は更に他の実施例
の絶縁ゲート型自己ターンオフ素子を示す図、第４図お
よび第５図は従来の絶縁ゲート型自己ターンオフ素子を
示す図である。 １１・・・ｎ型エミッタ層、１２．１３・・・ｎ型ベー
ス層、１４・・・ｎ型ベース層、１５・・・ｎ型エミッ
タ層、１６・・・カソード電極、１７・・・アノード電
極、１８・・・ｎ型ベース層、１９・・・ｎ型ソース層
、２０・・・ゲート絶縁膜、２１・・・ゲート電極、２
２・・・ソース電極、２３・・・ｎ型層（ドレイン領域
）、２４・・・ゲート絶縁膜、２５・・・ゲート電極、
２６・・・チャネル領域（導電変調型ＭＯＳＦＥＴ＞、
２７・・・チャネルｌ［（ｎチャネルＭＯＳＦＥＴ）、
２８・ ｐ型ベース禎、２９・・・［）型エミッタ層、
３０・・・カソード電極、３１・・・短絡電極、３２・
・・ｎ型層（ドレイン領域）、３３・・・ゲート絶縁膜
、３４・・・ゲート電極、４１・・・ｎ型エミッタ層、
４２．４３・・・ｎ型ベース居、４４・・・ｐ型ベース
居、４５．４６・・・ｎ型エミッタ層、４７・・・カソ
ード電を引、４８・・・アノード電極、４９・・・ｐ型
ベース居、５０・・・ｎ型ソース層、５１・・・ゲート
絶縁膜、５２・・・ゲート電極、５３・・・ソース電極
、５４・・・ゲート絶縁膜、５５・・・ゲート電極、５
６・・・チャネル領域（導電変調型ＭＯＳＦＥＴ）、５
７・・・チャネル領域（ｐチャネルＭＯ３ＦＥ丁）、５
８・・・ｎ型層（ソース領域）。 出願人代理人 弁理士 鈴江武彦 第３図 第４図
オフ素子を示す図、第２図は他の実施例の絶縁ゲート型
自己ターンオフ素子を示す図、第３図は更に他の実施例
の絶縁ゲート型自己ターンオフ素子を示す図、第４図お
よび第５図は従来の絶縁ゲート型自己ターンオフ素子を
示す図である。 １１・・・ｎ型エミッタ層、１２．１３・・・ｎ型ベー
ス層、１４・・・ｎ型ベース層、１５・・・ｎ型エミッ
タ層、１６・・・カソード電極、１７・・・アノード電
極、１８・・・ｎ型ベース層、１９・・・ｎ型ソース層
、２０・・・ゲート絶縁膜、２１・・・ゲート電極、２
２・・・ソース電極、２３・・・ｎ型層（ドレイン領域
）、２４・・・ゲート絶縁膜、２５・・・ゲート電極、
２６・・・チャネル領域（導電変調型ＭＯＳＦＥＴ＞、
２７・・・チャネルｌ［（ｎチャネルＭＯＳＦＥＴ）、
２８・ ｐ型ベース禎、２９・・・［）型エミッタ層、
３０・・・カソード電極、３１・・・短絡電極、３２・
・・ｎ型層（ドレイン領域）、３３・・・ゲート絶縁膜
、３４・・・ゲート電極、４１・・・ｎ型エミッタ層、
４２．４３・・・ｎ型ベース居、４４・・・ｐ型ベース
居、４５．４６・・・ｎ型エミッタ層、４７・・・カソ
ード電を引、４８・・・アノード電極、４９・・・ｐ型
ベース居、５０・・・ｎ型ソース層、５１・・・ゲート
絶縁膜、５２・・・ゲート電極、５３・・・ソース電極
、５４・・・ゲート絶縁膜、５５・・・ゲート電極、５
６・・・チャネル領域（導電変調型ＭＯＳＦＥＴ）、５
７・・・チャネル領域（ｐチャネルＭＯ３ＦＥ丁）、５
８・・・ｎ型層（ソース領域）。 出願人代理人 弁理士 鈴江武彦 第３図 第４図
Claims (4)
- （１）第１導電型エミッタ層に接して第２導電型ベース
層を有し、この第２導電型ベース層表面部に第１導電型
ベース層および第２導電型エミッタ層が拡散形成され、
第２導電型エミッタ層に第１の主電極、第１導電型エミ
ッタ層に第２の主電極がそれぞれ形成されたサイリスタ
構造を有し、ＭＯＳゲートによりオン、オフ制御を行な
うように構成された自己ターンオフ素子において、前記
第１導電型ベース層内に前記第２導電型エミッタ層とは
別に設けられた第２導電型ソース層、このソース層と前
記第１導電型ベース層間を短絡するソース電極、および
前記第２導電型ソース層と前記第２導電型ベース層に挟
まれた領域の前記第１導電型ベース層表面に形成された
ＭＯＳゲートを有するターンオン用の導電変調型ＭＯＳ
ＦＥＴと、前記第２導電型エミッタ層と第１導電型ベー
ス層間を短絡するターンオフ用のＭＯＳＦＥＴとが一体
形成されていることを特徴とする絶縁ゲート型自己ター
ンオフ素子。 - （２）前記ターンオフ用ＭＯＳＦＥＴは、前記第２導電
型エミッタ層をソース領域とし、このソース領域と所定
距離離れて前記第１導電型ベース層内に形成され前記導
電変調ＭＯＳＦＥＴのソース電極により前記第１導電型
ベース層と短絡された第２導電型ドレイン領域を有し、
これらソース、ドレイン領域の間にＭＯＳゲートが形成
された第２導電チャネルＭＯＳＦＥＴである特許請求の
範囲第１項記載の絶縁ゲート型自己ターンオフ素子。 - （３）前記ターンオフ用ＭＯＳＦＥＴは、前記第２導電
型エミッタ層内に形成され前記第１の主電極によりｎ型
エミッタ層と短絡された第１導電型ソース領域を有し、
この第１導電型ソース領域と前記第１導電型ベース層に
挟まれた第２導電型エミッタ層上にＭＯＳゲートが形成
された第１導電チャネルＭＯＳＦＥＴである特許請求の
範囲第１項記載の絶縁ゲート型自己ターンオフ素子。 - （４）前記導電変調ＭＯＳＦＥＴのチャネル領域となる
第１導電型ベース層部分は、サイリスタ本体の第１導電
型ベース層の端部に重なるようにこれとは別に拡散形成
されたものである特許請求の範囲第１項記載の絶縁ゲー
ト型自己ターンオフ素子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214578A JPS6276557A (ja) | 1985-09-30 | 1985-09-30 | 絶縁ゲ−ト型自己タ−ンオフ素子 |
| EP86307495A EP0219995B1 (en) | 1985-09-30 | 1986-09-30 | Gate turn-off thyristor with independent turn-on/off controlling transistors |
| US06/913,753 US4760431A (en) | 1985-09-30 | 1986-09-30 | Gate turn-off thyristor with independent turn-on/off controlling transistors |
| DE3689680T DE3689680T2 (de) | 1985-09-30 | 1986-09-30 | Mittels Steuerelektrode abschaltbarer Thyristor mit unabhängigen Zünd-/Lösch-Kontrolltransistoren. |
| US07/157,584 US4914496A (en) | 1985-09-30 | 1988-02-19 | Gate turn-off thyristor with independent turn-on/off controlling transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214578A JPS6276557A (ja) | 1985-09-30 | 1985-09-30 | 絶縁ゲ−ト型自己タ−ンオフ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276557A true JPS6276557A (ja) | 1987-04-08 |
Family
ID=16658034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60214578A Pending JPS6276557A (ja) | 1985-09-30 | 1985-09-30 | 絶縁ゲ−ト型自己タ−ンオフ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276557A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991005372A1 (fr) * | 1989-10-06 | 1991-04-18 | Kabushiki Kaisha Toshiba | Dispositif a circuits integres |
| JPH03136371A (ja) * | 1989-10-23 | 1991-06-11 | Mitsubishi Electric Corp | サイリスタ及びその製造方法 |
| US5068704A (en) * | 1987-02-26 | 1991-11-26 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US5194394A (en) * | 1989-10-23 | 1993-03-16 | Mitsubishi Denki Kabushiki Kaisha | Thyristor and method of manufacturing the same |
| US5793065A (en) * | 1990-09-17 | 1998-08-11 | Kabushiki Kaisha Toshiba | Insulated-gate thyristor |
-
1985
- 1985-09-30 JP JP60214578A patent/JPS6276557A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068704A (en) * | 1987-02-26 | 1991-11-26 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| WO1991005372A1 (fr) * | 1989-10-06 | 1991-04-18 | Kabushiki Kaisha Toshiba | Dispositif a circuits integres |
| US5202573A (en) * | 1989-10-06 | 1993-04-13 | Kabushiki Kaisha Toshiba | Dual anode mos scr with anti crosstalk collecting region |
| JPH03136371A (ja) * | 1989-10-23 | 1991-06-11 | Mitsubishi Electric Corp | サイリスタ及びその製造方法 |
| US5091766A (en) * | 1989-10-23 | 1992-02-25 | Mitsubishi Denki Kabushiki Kaisha | Thyristor with first and second independent control electrodes |
| US5194394A (en) * | 1989-10-23 | 1993-03-16 | Mitsubishi Denki Kabushiki Kaisha | Thyristor and method of manufacturing the same |
| US5793065A (en) * | 1990-09-17 | 1998-08-11 | Kabushiki Kaisha Toshiba | Insulated-gate thyristor |
| US6236069B1 (en) | 1990-09-17 | 2001-05-22 | Kabushiki Kaisha Toshiba | Insulated-gate thyristor |
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