JPH03136371A

JPH03136371A - サイリスタ及びその製造方法

Info

Publication number: JPH03136371A
Application number: JP1275412A
Authority: JP
Inventors: Tomohide Terajima; 知秀寺島
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-10-23
Filing date: 1989-10-23
Publication date: 1991-06-11
Anticipated expiration: 2010-10-11
Also published as: DE69017348D1; US5091766A; EP0424710A3; DE69017348T2; EP0424710A2; JPH0795596B2; EP0424710B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は復数の絶縁ゲートにそれぞれ所定の電圧を印
加することにより、スイッチング動作を行うサイリスタ
及びその製造方法に関するものである。

〔従来の技術〕

第９図は従来のＭ　ＣＴ　（Ｍｏｓ　Ｃｏｎｔｒｏｌｌ
ｅｄ　ＴｈｙｒｉｓＬｏｒ）を示す断面図である。同図
において、１はｐ＋基板であり、その一方主面上にはｎ
エピタキシャル層２Ａが形成され、ｎエピタキシャル層
２Ａ上にはｎ　エピタキシャル層２Ｂか形成されている
。ｎ　エピタキシャル層２Ｂの上層部の一部領域には、
■）型の不純物を選択的に拡散することによりｐウェル
領域３が形成されている。この「〕ウェル領域３の表面
の中心領域には高ｌ農度のｎＪｌ！！の不純物を選択的
に拡散することによりｎ＋拡散領域４が形成され、さら
に、このｎ＋拡散領域４の外周部にｎ型の不純物を拡散
することにより、ｎ＋拡散領域４に隣接してｎ拡散領域
５が形成されている。これらｎ＋拡散領域４とｎ拡散鎖
酸５の表面の境界部付近にｐ型の高濃度の不純物を選択
的に拡散することにより、ｎ＋拡散領域４とｎ拡散領域
５とにまたがった表面領域に、ｐ＋拡散領域６が形成さ
れている。

ｎ　エピタキシャル層２Ｂからｐウェル汀１域３ｎ拡散
領域５及びｐ＋拡散領域６の一部にかけてゲート酸化膜
７゛が形成され、このゲート酸化膜７上には、ポリシリ
コンから成るゲート電極８が形成されている。また、ｎ
＋拡散領域４及びｐ＋拡散領域６の一部上に接触してア
ルミ等の金属がら成るカソード電極９か設けられており
、このカソード電極９とゲート電極８とは層間酸化膜１
ｏを介することにより絶縁されている。一方、ｐ＋基板
１の裏面には、アルミ等の金属から成るアノード電極１
１が形成されている。

第１０図は、第９図で示したＭＣＴの等価回路図である
。同図に示すように、ｎ＋エピタキシャル層２Ａとｎ　
エピタキシャル層２Ｂ（以下、これらを総称する場合「
ｎベース層２」と称する。）ｐ＋拡散領域３及びｎ＋拡
散領域４をそれぞれコレクタ、ベース、エミッタとして
ｎｐｎトランジスタＴ１が形成され、ｐ＋基板１．ｎベ
ース層２及びｐ＋拡散領域３をそれぞれエミッタ　ベー
ス、コレクタとしてｐｎｐ　トランジスタＴ２が形成さ
れている。また、ｎ−エピタキシャル層２Ｂ。

ｐウェル領域３及びｎ拡散領域５により、ゲー■・′屯
ｔＪｉ！８をゲートとし、ｎ−エピタキシャル層２Ｂと
ｎ拡散領域５とで挟まれたｐウェル領域３の表面をチャ
ネル領域としたｎＭＯｓトランジスタＱ１が形成されて
おり、ｐウェル領域３．ｎ拡散領域５及びｐ　拡散領域
６により、ゲート電極８をゲートとしｎ拡散領域５の表
面をチャネル領域としたｐＭＯ８ｌ−ランリスクＱ２が
形成されている。

このような構成におい、て、第１１図のバンド図に示す
ように、アノード側１１をカソード側９より高電位にし
た状態でｎＭＯＳトランジスタＱ１を所定期間オンさせ
ることにより、第９図で示したＭＣＴがターンオンする
。ゲート電極８に正電圧を印加すると、ｎＭＯＳトラン
ジスタＱ１がオンし、ゲート電極８直下のｐウェル領域
３の表面近傍に形成されたチ、トネルを通じて、電子・
がトランジスタＴ２のベースに注入される。すると、ト
ランジスタＴ２はオンし、トランジスタの増幅作用によ
り、そのコレクタにかけて、多量のホールが流れる。ト
ランジスタＴ２のコレクタはトランジスタＴ１のベース
に接続されているため、ホールがトランジスタＴ１のベ
ースに流れ、トランジスタＴ１がオンし、トランジスタ
の増幅作用によリ、そのコレクタに多量の電子が流れる
。トランジスタＴ１のコレクタは、トランシタＴ２のベ
ースに接続されているため、さらに強く、トランジスタ
Ｔ２がオンする。このように−旦ターンオンすると、ト
ランジスタＴ１．Ｔ２間に正帰還ループが形成されるた
め、ｎＭＯｓトランジスタリスをオフさせても、互いの
トランジスタ増幅作用によるサイリスタ動作によりトラ
ンジスタＴｌ、７２間を電流は流れ続ける。

一方、９ＭＯ３）ランリスタＱ２を所定期間オンさせる
ことにより、ＭＣＴがターンオフする。

ゲート電極８に負電圧を印加すると、ｐＭＯｓトランジ
スタリスがオンし、ゲート電極８直下のｎ拡散領域５の
表面に形成されたチャネルを通じて、トランジスタＴ１
のベースに注入されるべきホールがｐ＋拡散領域６を介
してカソード電極９に流される。その結果、トランジス
タＴ１はオフし、これに続いてトランジスタＴ２がオフ
し、サイリスタ動作が停止する。

このように、ＭＯＳトランジスリス１．Ｑ２の１（通の
ゲート電極８に正電圧あるいは負電圧を印加することに
より、ＭＣＴをターンオン、ターンオフさせている。

〔発明が解決しようとする課題〕

従来のＭＣＴは以上のように構成されており、１つのゲ
ートｆ′ｒｉ極８に正電圧あるいは負電圧を印加し、２
つのＭＯ８＋−ランリスタＱｔ、Ｑ２のうち一方をオン
、他方をオフさせることにより、ターンオン、ターンオ
フ動作を行っていた。

しかしながら、２つのＭＯＳ）ランリスタＱ１Ｑ２を隣
接して形成している関係上、必ずｎ　Ｍ　ＯＳトランジ
スタＱ１のチャネルとなるｐウェル領域３と９ＭＯ８）
ランリスタＱ２のチャネルとなるｎ拡散領域５が隣接し
て形成されている。これらのＭＯＳトランジスリスｌ、
Ｑ２それぞれのオン電圧は隣接するチャネル領域の不純
物濃度、形成中等により影響を受けるため、ＭＯＳ＋−
ランリスタＱｌ、Ｑ２のオン電圧を独立して設定するこ
とが困難であるという問題点があった。

また、ｎＭＯ３）ランリスタＱ１がオンすることにより
ＭＣＴがターンオンするが、この時、電子は不純物濃度
の低いｎ拡散領域５を経由して、ｎＭＯＳ）ランリスタ
Ｑ１のチャネル領域であるｐウェル領域３の表面部を通
ることになる。一方、ｐＭＯＳトランジスタＱ２がオン
することによりＭ　ＣＴはターンオフするが、この時、
ホールは不純物の濃度の低いｐウェル領域３を経由して
、９ＭＯ８）ランリスタＱ２のチャネル領域であるｎ拡
散領域５の表面部を通ることになる。このように、ター
ンオン、ターンオフ時に電子（ホール）が、比較的高抵
抗領域を経由する必要があるため、電流密度が小さくな
ってしまい、ターンオン、ターンオフ時間が必要以上に
長くなるという問題点があった。

さらに、ｎＭＯｓトランジスタリスのチャネル領域がそ
の表面部において形成されるｐウェル領域３はターンオ
ン時において、そのバックゲ−１・電圧はフローティン
グ状態と不安定な状態となっており、例えばＭ　Ｃ’ｒ
の高周波側・励時にゲートのチャージアップ等により誤
動作が生じやすくなるという問題点があった。

また、従来のＭＣＴは第９図に示した構造を有している
ため、３重拡散を行う必要があり、製造工程が複雑化す
るという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、ターンオン、ターンオフ条件を独立して設定
することができ、安定性が高くスイッチングスピードが
向上したサイリスタを比較的簡単な製造方法により得る
ことを目的とする。

〔課題を解決するための手段〕

この発明にかかるサイリスタは、第１および第２の主面
を有する第１の導電型の第１の）ｒ導体層と、前記第１
の半導体層の前記第１の主面上に形成された第２の導電
型の第２の半導体層と、前記第２の半導体層の表面に選
択的に形成された第１の導電型の第１の半導体領域と、
前記第１の半導体領域の表面に選択的に独立してそれぞ
れ形成された第２の導電型の第２．第３の半導体領域と
、前記第２の半導体層と前記ｍ２の半導体領域とで挟ま
れた前記第１の半導体領域の表面上に形成された第１の
絶縁膜と、前記第２の半導体領域と前記第３の半導体領
域とて挟まれた前記第１の半導体領域の表面上に形成さ
れた第２の絶縁膜と、前記第１．第２の絶縁膜上にそれ
ぞれ互いに独立して形成された第１．第２の制御電極と
、前記第２の゛１−導体領域上に形成された第１の主電
極と、前記第１の半導体領域及び前記第３の半導体６Ｉ
ｉ域上に１１３成された導電層と、前記第１の半導体層
の前記第２の主面上に形成された第２の主電極とを備え
て１１が成されている。

一方、この発明にかかるサイリスタの製造方法は、第１
および第２の主面を有する第１の導電型の第１の半導体
層を準備する工程と、前記第１の半導体層の前記第１の
主面上に第２の導電型の第２の゛１三模体層を形成する
工程と、前記第２の半導体層の表面に第１の導電型の第
１の半導体領域を選択的に形成する工程と、前記第１の
半導体領域の表面に第２の導電型の第２．第３の半導体
領域を選択的に独立して形成する工程と、前記第２の′
−１６導体層と前記第２の半導体領域とで挾まれた前記
第１の半導体領域の表面上に第１の絶縁膜を形成する工
程と、前記第２の半導体領域と前記第３の半導体領域と
で挟まれた前記第１の゛１１１体鎖域の表面上に第２の
絶縁膜を形成する二「程と、前記第１．第２の絶縁膜」
二にそれぞれ第１．第２の制御電極を形成する工程と、
前記第２の゛１−導体領域上に第１の主電極を形成する
工程と、前記第１の１り導体領域および前記第３の半導
体Ｂ５域上に導電層を形成する工程と、前記第１の半導
体層の前記第２の主面上に第２の主電極を形成する上ｆ
？とを備えている。

〔作用〕

この発明においては、第１．第２の半導体層及び第１．
第２の半導体領域によりサイリスタを＋Ｉ１１？成して
いる。そして、第１の制御電極に所定の電圧を印加し、
その直下の第１の半導体領域の表面の導電型を反転させ
ろことにより、第１の主電極から第２の半導体領域、及
び第１の制御電極直下の第１の半導体領域の表面を介し
て、第２の〕１′、導体層にキャリアを与えて、サイリ
スタをターンオンさせている。

一方、第１の制御電極とは独立した第２の制御′Ｆ８極
は所定の電圧を印加し、第２の制御電極直下の第１の半
導体領域表面の導電型を反転させることにより、第１の
半導体領域と第２の半導体領域とを、金属層、第３の゛
Ｖ導体領域及び第２の制御電極直下の第１の半導体領域
表面を介して短絡さけ、サイリスタをターンオフさせて
いる。

〔実施例〕

第１図はこの発明の第１の実施例であるＭＣＴを示す断
面図である。同図に示すように、ｐ”Ｍ板１の一方主面
にｎエピタキシャル層２Ａが形成され、ｎエピタキシャ
ル層２Ａ上にはｎ　エピタキシャル層２Ｂが形成されて
いる。ｎ　エピタキシャル層２Ｂの表面の一部領域には
、ｐ型の不純物を選択的に拡散することにより、ｐウェ
ル領域３ａ、３ｂが形成されている。ｐウェル領域３ａ
の表面の中心領域には高濃度のｎ型の不純物を拡散する
二とにより、ｎ　拡散領域４ａが形成され、ｐウェル領
域３ｂの表面の一部領域には、高濃度のｎ型の不純物を
選択的に拡散することによりｎ＋拡散領域４ｂが形成さ
れている。

また、ｎ″″エピタキシャル層２Ｂからｐウェル領域３
ａ及びｎ＋拡散領域４ａの一部にかけてゲート酸化膜７
ａが形成され、一方、ｎ＋拡散領域４ａの一部からｐウ
ェル領域領域３ａ、３ｂ及びｎ　拡散領域４ｂ上の一部
にかけてゲート酸化１漠７ｂが形成されている。これら
のゲート酸化膜７ａ、７ｂ上にはそれぞれゲート電極８
ａ、８ｂが形成されている。そして、ｎ＋拡ｒｔＩＣｎ
Ｒ域４ａ上にアルミ等の金属から成るカソード電極９が
設けられており、ｎ＋拡散領域４ｂ上及びｐウェル領域
３ｂ上には金属層２０が設けられている。これらカソー
ド電極９と金属層２０は互いに接触することなく、また
それぞれゲートｗｉｔＭ８ａ、８ｂと、層間絶縁膜１０
を介することにより絶縁されている。

第２図は、第１図で示した第１の実施例に係るＭ　ＣＴ
の等価回路図である。同図に示すように、ｎエピタキシ
ャル層２Ａとｎ　エピタキシャル層２Ｂ（以下、これら
を総称する場合、「ｎベース層２」と称する。）、ｐウ
ェル領域３ａ及びｎ＋拡散領域４ａをそれぞれコレクタ
、ベース、エミッタとしてｎ、ｐｎ）ランリスクＴ１が
形成され、ｐ＋基板１．ｎベース層２及°びｐウェルＭ
１域３ａをそれぞれエミッタ、ベース、コ１ノクタとし
てｐｎｐトランジスリス２が形成されている。また、ｎ
−エピタキシャル層２Ｂ、ｐウェル領域３ａ及びｎ＋拡
散領域５とにより、ゲート電極８ａをゲートとし、ｎ−
、エピタキシャル層２Ｂとｎ　拡散領域５ａとで挟まれ
たｐウェル領域３ａの表面をチャネル領域としたｎＭＯ
ｓ）ランリスクＱｌ’か形成されており、ｎ　拡散領域
４ｂ、ｎ＋拡散領域４ａ及びｎ　拡散領域４ａ、４ｂ間
のｐウェル領域３ａ、３ｂとにより、ゲート電極８ｂを
ゲートシ、ｎ＋拡散領域４ａ、４ｂ間のｐウェル領域３
ａ、３ｂの表面をチャネル領域としたｎ　Ｍ　ＯＳトラ
ンジスタＱ２’が形成されている。

このような構成において、第３図のバンド図に示すよう
にアノード側１１をカソード側９より高電位に設定した
状態で、ｎＭＯｓ）ランリスクＱ１′を所定期間オンさ
仕ることにより、ＭＣＴがターンオンする。ゲート電極
８ａに１Ｅ電圧を印加すると、ｎＭＯＳトランジスタＱ
ｌ’かオンしゲート電極８直下のｐウェル領域３ａの表
面近傍に形成されたチャネルを通じて、電子かトランジ
スタＴ２のベースに注入されるため、トランジスタＴ２
はオンし、トランジスタの増幅作用によりそのコレクタ
にかけて、多量のホールが流れる。トランジスタＴ２の
コレクタはトランジスタＴ１のベースに接続されている
ため、ホールがトランジスタＴ１のベースに流れ、トラ
ンジスタＴ１がオンし、トランジスタの増幅作用により
そのコレクタに多量の電子が流れる。トランジスタＴ１
のコレクタはトランジスタＴ２のベースに接続されてい
るため、さらに強＜、トランジスタＴ２がオンする。こ
のように、−日、ターンオンすると、トランジスタＴＩ
、Ｔ２間に正帰還ループが形成されるため、ｎＭＯｓ）
ランリスクＱｌ’　をオフさせても、サイリスタ動作に
よりトランジスタＴｌ。

１２間を電流は流れ続ける。

−Ｈ１ｎＭＯｓｈランジスタＱ２’を所定期間オンさせ
ることにより、ＭＣＴがターンオフする。

ゲート電極８ｂに正電圧を印加するとｎＭＯＳ）ランリ
スクＱ２’がオンし、ゲート電極８ｂ直下のｐウェル領
域４ａ、４ｂの表面にチャネルが形成される。チャネル
が形成されると、ｐウェル領域３ａは、ｐウェル領域３
ｂ、金属層２０．ｎ”拡散領域４ｂ及び前記チャネルを
介してｎ＋拡散領域４ａと短絡することになる。その結
果、ｐウェル領域３ａとｎ＋拡散領域４ａとの間に生じ
る電位差（トランジスタＴ１のベース・エミッタ間の電
位差）がほとんどなくなるため、トランジスタＴ１はオ
フしサイリスタ動作は停止する。

このように、第１の実施例に係るＭＣＴはターンオン用
のＭＯＳ）ランジス、りＱｌ’　とターンオフ用のＭＯ
Ｓ）ランジスタＱ２’各々が、ｎ　拡散領域４ａは共用
するものの、互いに独立した構造になっているため、両
トランジスタＱ１’、０２′のオン／オフを独立して制
御することができる。また、そのオン電圧Ｖｔｈも独立
に設定することができ、勿論同レベルに設定することも
できる。

さらに、ターンオン直前まで、ｎＭＯＳトランジスタＱ
２’　をオンさ仕ておくと、ｎＭＯｓ）ランリスクＱｌ
’のバックゲート電位である、ｐウェル領域３ａ　（３
ｂ）の電位は、ｎ　拡散６ｆ１域４ａ、ゲート電極８ｂ
直下のｐウェル領域３ａ、３ｈの表面、ｎ＋拡散領域４
ｂ及び金属層２０を介して、カソード電極９の電位に固
定させることができるため、ｎＭＯｓ）ランリスクＱｌ
’　のバックゲート電位に生じるチャージアップ等を防
ぐことができ、高周波動作時にも誤動作は生じない。

また、ｎＭＯｓトランジスタリス’、Ｑ２’のドレイン
、ソースとなるｎ　拡散領域４ａ、４ｂは高濃度（低抵
抗）であるため、ターンオン、ターンオフ動作も高速に
行うことができる。

第４図は、第１の実施例に係るＭＣＴの製造方法を示し
た断面図である。以下、同図を参照しつつ、その製造方
法の説明を行う。

まず、エピタキシャル成長法により、ｐ　コレフタ層１
上にｎエピタキシャル層２Ａ及びｎ　エピタキシャル層
２Ｂを形成後、ｎ　エピタキシャル層２Ｂの全面に酸化
膜２１を形成する。その後、ポリシリコン層を堆積し、
このポリシリコン層上にレジスト２２を形成する。そし
て、写真製版技術により、レジスト２２をパターニング
し、パタニングされたレジスト２２をマスクとしてポリ
シリコン層にエツチングを施すことにより、第４Ａ図に
示すように、ゲート電極８ａ、８ｂを形成する。

次に、レジスト２２を除去し、ゲート電１ｆｆｉ　８　
ａ　。

８ｂをマスクとしてボロンを注入後、アニールを行い、
注入したボロンを拡散させることにより、第４Ｂ図に示
すように、ｐウェル領域３ａ、３ｂを形成する。また、
酸化膜２１と、アニール時に酸化膜２１上の全面に形成
された酸化膜を写真製版技術によりバターニングするこ
とにより、酸化膜２３とゲート酸化膜７ａ、７ｂを形成
する。

そして、酸化膜２３をマスクとして、リンを堆積し、ア
ニールを行いリンを拡散させることにより、第４Ｃ図に
示すように、ｎ＋拡散領域４ａ。

４ｂを形成し、さらに全面を層間絶縁膜１０て覆う。

次に、写真製版技術により、ｎ＋拡散領域４ａの中心部
上、ｎ＋拡散領域４ｂの一部上及びｎ＋拡散領域４ｂ、
４ｂ間のｐウェル領域３ｂ上の層間絶縁膜１０にコンタ
クトポールを形成した後、ＡＪ−５ｔスパツタ法により
、ＡＪ！層を堆ｆ占し、これに選択的エツチングを施し
、第４Ｄ図に示すように、カソード電極り及び金属層２
０を形成する。また、ｐ＋基板１の裏面にアルミからな
るアノード電極１１を蒸骨法により形成する。

このように２回の拡散工程により製造することができる
ため、従来に比べ、その製造プロセスが簡略化する。

なお、第１の実施例では、ターンオフ動１′１は、ｎＭ
Ｏｓ）ランリスタＱ２′をオンさせ、ｐウェル領域３ａ
を、ｐウェル領域３ｂ、金属層２０゜ｎ＋拡散領域４ｂ
及びゲート電極８ｂ直下のｐウェル領域領域３ａ、３ｂ
表面（チャネル）を介してｎ＋拡散領域４ａと短絡させ
、ｐウェル領域３ａとｎ＋拡散領域４ａとの電位差をな
くし、トランジスタＴ１をオフさせることにより行って
いる。

しかしながら、第１図の構成では、ｐウェル領域３ａか
ら金属層２０に至る電流経路が、ｎ＋拡散領域４ｂ下の
ｐウェル領域３ｂを経由して金属層２０に至る経路とな
・っている。ｐウェル領域３ｂは拡散により形成されて
おり、深さ方向に低濃度（高抵抗）になるため、ｐウェ
ル領域３ａと金属層２０との間の抵抗成分が大きくなり
、その結果、ｐウェル領域３ａとｎ＋拡散領域４ａとの
間に無視できない電位差が生じてしまい、ｎＭＯｓ）タ
ンリスタＱ２’をオンさせてもトランジスタＴ１をオフ
させにくいという問題（以下、この問題を「高抵抗問題
」という。）が生じる恐れがある。

この高抵抗問題の解決を図ったのが、以下に述べる第２
〜第４の実施例である。

第５図は、この発明の第２の実施例であるＭＣＴの斜視
断面図である。同図に示すように、ｐウェル領域３ｂの
表面部にｎ＋拡散領域４ｂを離散的に形成している。な
お、他の構成は第１の実施例と同様であるため、説明は
省略する。

このように構成すると、ｐウェル領域３ａから金属層２
０に至る電流経路として、比較的高濃度（低抵抗）なｐ
ウェル領域３ｂの表面のみを経由した経ＶＰを確立する
ことかできる分、高抵抗問題をかなり緩和させることが
できる。

また、第２の実施例に係るＭＣＴの製造方法はｎ＋拡散
領域４ｂの形状が変わるのみで、第４図で示した第１の
実施例に係るＭＣＴの製造方法と同様である。

第６図は、この発明の第３の実施例であるＭＣＴの斜視
断面図であり、第７図は、第６図の■−■断面図である
。これらの図に示すようにｐウェル領域３ｂの表面部に
ｎ＋拡散領域４ｂを離散的に形成し、ｎ＋拡散領域４ｂ
の形成されていないｐウェル領域３ｂの表面部からｐウ
ェル領域３ａの表面の一部にかけて、高濃度なｐ型の不
純物を拡散することにより、ｐ＋拡散領域３ｏを形成し
ている。なお、他の構成は第１の実施例と同様であるた
め、説明は省略する。

このように構成すると、ｐウェル領域３ａからのホール
を低抵抗なｐ＋拡散領域３０を介して金属層２０に流し
込むことができるため、前述した高抵抗問題を大巾に改
善することができる。

また、第３の実施例に係るＭＣＴは、第４図で示した第
１の実施例に係るＭＣＴの製造工程において、第４Ａ図
で示した工程以前に、ｎ−エピタキシャル層２Ｂの表面
にｐ　拡散領域３０を形成した後、第４Ａ図〜第４Ｄ図
で示す二［程とほぼ同様にして製造される。

第８図は、この発明の第４の実施例であるＭＣＴの斜視
断面図である。同図に示すように、ｐウェル領域３ａの
表面部にｎ＋拡散領域４ａを離散的に形成し、ｎ＋拡散
領域４ａの形成されていないｐウェル領域３ａ上にも、
金属層２０を延設して形成している。なお、他の構成は
第１の実施例と同様であるため、説明は省略する。

このように構成すると、ｐウェル領域３ａからのホール
を直接金属層２０に流し込むことができるため、前述し
た高抵抗問題を大幅に改善することができる。

また、第４の実施例に係るＭＣＴの製造方法は、ｎ＋拡
散領域／４　Ｂ　、金属層２０の形状が変わるのみで、
第４図で示した第１の実施例に係るＭＣＴの製造方法と
同様である。

〔発明の効果〕

以上説明したように、この発明によれば、第１の制御電
極に所定の電圧を印加することにより、サイリスタをタ
ーンオンさせ、第２の制御電極に所定の電圧を、印加す
ることにより、サイリスタをターンオフさせている。こ
れら第１．第２の制御電極は独立しているため、ターン
オン及びターンオフ条件を独立して設定することができ
る。

また、ターンオン直前まで第２の制御電極に所定の電圧
を印加し第２の制御電極を有するトランジスタをオンさ
せておくと、第１の生電極と第１の１も導体領域を電気
的に接続することができるため、第１の制御゛電極をＨ
するトランジスタのバックゲート電位を、第１の主電極
の電位に固定することができ、安定したターンオン動作
が行える。

また、第１．第２の制御電極を有するトランジスタのソ
ース、ドレイン領域となる第２の半導体領域は、他に制
約を受けることがなく十分に高濃度にすることができる
ため、ターンオン、ターンオフ動作を高速に行うことが
できる。

さらに、拡散により形成する半導体領域は第１゜第２の
半導体領域のみであるため、２重拡散で比較的簡単に製
造することができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例であるＭＣＴを示す断
面図、第２図はその等価回路図、第３図は第１の実施例
に係るＭＣＴの動作を示すバンド図、第４図は第１の実
施例に係るＭＣＴの製造方法を示す断面図、第５図はこ
の発明の第２の実施例であるＭＣＴを示す斜視断面図、
第６図はこの発明の第３の実施例であるＭＣＴを示す斜
視断面図、第７図はその１．−．１断面図、第８図はこ
の発明の第４の実施例であるＭＣＴを示す斜視断面図、
第９図は従来のＭ　Ｃ’ｒを示す断面図、第１０図はそ
の等価回路図、第１１図は従来のＭＣＴの動作を示すバ
ンド図である。図において、１はＴ）　基板、２Ａはｎ　エピタキシャ
ル層、２Ｂはｎエピタキシャル層、３ａ。３ｂはｐウェル領域、４ａ、４ｂはｎ　拡散領域、”７
ａ、７ｂはゲート酸化膜、８ａ、８ｂはゲート電極、９
はカソード電極、１１はアノード電極、２０は金属層で
ある。なお、各図中同一符号は同一または１１１当部分を示す
。

Claims

【特許請求の範囲】

（１）第１および第２の主面を有する第１の導電型の第
１の半導体層と、前記第１の半導体層の前記第１の主面上に形成された第
２の導電型の第２の半導体層と、前記第２の半導体層の表面に選択的に形成された第１の
導電型の第１の半導体領域と、前記第１の半導体領域の表面に選択的に独立してそれぞ
れ形成された第２の導電型の第２、第３の半導体領域と
、前記第２の半導体層と前記第２の半導体領域とで挟まれ
た前記第１の半導体領域の表面上に形成された第１の絶
縁膜と、前記第２の半導体領域と前記第３の半導体領域とで挟ま
れた前記第１の半導体領域の表面上に形成された第２の
絶縁膜と、前記第１、第２の絶縁膜上にそれぞれ互いに独立して形
成された第１、第２の制御電極と、前記第２の半導体領
域上に形成された第１の主電極と、前記第１の半導体領域及び前記第３の半導体領域上に形
成された導電層と、前記第１の半導体層の前記第２の主面上に形成された第
２の主電極とを備えたサイリスタ。
（２）第１および第２の主面を有する第１の導電型の第
１の半導体層を準備する工程と、前記第１の半導体層の前記第１の主面上に第２の導電型
の第２の半導体層を形成する工程と、前記第２の半導体
層の表面に第１の導電型の第１の半導体領域を選択的に
形成する工程と、前記第１の半導体領域の表面に第２の
導電型の第２、第３の半導体領域を選択的に独立して形
成する工程と、前記第２の半導体層と前記第２の半導体領域とで挟まれ
た前記第１の半導体領域の表面上に第１の絶縁膜を形成
する工程と、前記第２の半導体領域と前記第３の半導体領域とで挟ま
れた前記第１の半導体領域の表面上に第２の絶縁膜を形
成する工程と、前記第１、第２の絶縁膜上にそれぞれ第１、第２の制御
電極を形成する工程と、前記第２の半導体領域上に第１の主電極を形成する工程
と、前記第１の半導体領域上および前記第３の半導体領域上
に導電層を形成する工程と、前記第１の半導体層の前記第２の主面上に第２の主電極
を形成する工程とを備えたサイリスタの製造方法。