JPS6277652A - 割込処理方式 - Google Patents
割込処理方式Info
- Publication number
- JPS6277652A JPS6277652A JP21724185A JP21724185A JPS6277652A JP S6277652 A JPS6277652 A JP S6277652A JP 21724185 A JP21724185 A JP 21724185A JP 21724185 A JP21724185 A JP 21724185A JP S6277652 A JPS6277652 A JP S6277652A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- interruption
- processing
- vector
- interrupt processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、計算機システムにおける割込処理方式に関す
る。
る。
（従来の技術）
従来より８１算機システムには、割込如理Ｉ！１０ピが
ある。第５図は、通常の単純な割込処理の構成概念図で
ある。割込要求は割込ベクトル部ＶＴを介して、割込処
理部ＦＰに与えられる。割込ベクトル部ＶＴには、該当
する割込処理のアドレスが設定されており、割込処理部
ＦＰのアドレスを指定（る。
ある。第５図は、通常の単純な割込処理の構成概念図で
ある。割込要求は割込ベクトル部ＶＴを介して、割込処
理部ＦＰに与えられる。割込ベクトル部ＶＴには、該当
する割込処理のアドレスが設定されており、割込処理部
ＦＰのアドレスを指定（る。
（発明が解決しようとする問題点）
このような構成の割込処理方式においては、割込処理中
に次の要求が行われると、その動作が確実に実行される
かどうか分らない。動作が確実に実行されることを保証
するためには、割込処理の動作条件を複数の割込要求を
受付可能なように変更勺る必要があり、既存の割込処理
８１１（ハードウェア又はソフトウェア）を改造しなく
てはならないという問題点がある。
に次の要求が行われると、その動作が確実に実行される
かどうか分らない。動作が確実に実行されることを保証
するためには、割込処理の動作条件を複数の割込要求を
受付可能なように変更勺る必要があり、既存の割込処理
８１１（ハードウェア又はソフトウェア）を改造しなく
てはならないという問題点がある。
本発明は、このような問題点に鑑みてなされたもので、
その目的は、同時には１つの要求しか処理できないよう
に設８１された既存の割込処理プＤグラムを、改造ジる
ことなく複数の割込処理の要求を受付可能な割込処理方
式を提供することにある。
その目的は、同時には１つの要求しか処理できないよう
に設８１された既存の割込処理プＤグラムを、改造ジる
ことなく複数の割込処理の要求を受付可能な割込処理方
式を提供することにある。
く問題点を解決するための手段〉
前記した問題点を解決する本発明は、同時に１つの割込
要求しか処理できないように構成された割込処理部を右
するｉｔ ｉ機システムにおける割込処理方式において
、割込要求を受ける実割込ベク［−ル部と、この実割込
ベクトル部からの信号を受ける割込管理スケジューラと
、この割込管理スケジコーラからの信号を受け前記割込
処理部に割込処理のアドレスを与える擬似割込ベクトル
部とを設け、前記割込管理スケジューラは割込要求が発
生スると前記割込処理部が既に使用中であるかどうか調
べ、使用中であれば待ち行列中にキューイングし、割込
処理部が使用中でなければ前記擬似割込ベクトル部にあ
る割込ベクトルの起動を行い、。
要求しか処理できないように構成された割込処理部を右
するｉｔ ｉ機システムにおける割込処理方式において
、割込要求を受ける実割込ベク［−ル部と、この実割込
ベクトル部からの信号を受ける割込管理スケジューラと
、この割込管理スケジコーラからの信号を受け前記割込
処理部に割込処理のアドレスを与える擬似割込ベクトル
部とを設け、前記割込管理スケジューラは割込要求が発
生スると前記割込処理部が既に使用中であるかどうか調
べ、使用中であれば待ち行列中にキューイングし、割込
処理部が使用中でなければ前記擬似割込ベクトル部にあ
る割込ベクトルの起動を行い、。
割込９８理部において当該割込処理を実行さぜるにうに
したことを特徴とするものである。
したことを特徴とするものである。
（実施例）
第１図は、本発明の一実施例の構成概念図である。本発
明においては、割込要求を受ける実割込ヘク１〜／Ｌ、
部Ｖ Ｔ １と、この実割込ベクトル部ＶＴ１からの
信号を受ける割込管理スケジューラＫＳと、この割込管
理スケジューラＫＳからの信号を受け、割込処理部ＦＰ
に割込処理のアドレスを与える擬似割込ベクトル部ＶＴ
２とを設【プたものである。ここで、実割込ベクトル部
ＶＴ１には、割込管理スケジューラＫＳのアドレスが設
定されており、又、擬似割込ベクトル部ＶＴ２には、割
込処理部ＦＰのアドレスが設定されている。割込処理部
ＦＰは、複数の要求を同時には処理できない構造のもの
であり、割込管理スケジコーラＫＳは、複数の割込処理
の要求を受付可能とするために設（ブである。
明においては、割込要求を受ける実割込ヘク１〜／Ｌ、
部Ｖ Ｔ １と、この実割込ベクトル部ＶＴ１からの
信号を受ける割込管理スケジューラＫＳと、この割込管
理スケジューラＫＳからの信号を受け、割込処理部ＦＰ
に割込処理のアドレスを与える擬似割込ベクトル部ＶＴ
２とを設【プたものである。ここで、実割込ベクトル部
ＶＴ１には、割込管理スケジューラＫＳのアドレスが設
定されており、又、擬似割込ベクトル部ＶＴ２には、割
込処理部ＦＰのアドレスが設定されている。割込処理部
ＦＰは、複数の要求を同時には処理できない構造のもの
であり、割込管理スケジコーラＫＳは、複数の割込処理
の要求を受付可能とするために設（ブである。
第２図は、第１図における割込管理スケジューラＫＳの
動作の一例を示すフローチャートである。
動作の一例を示すフローチャートである。
先ず、割込要求が発生すると、実割込ベクトル部ＶＴ１
を介して、割込管理スケジューラＫＳに＃ｌｌＩ御が渡
る。この割込管理スケジューラＫＳは、割込処理部ＦＰ
が既に使用中であるかどうか調べ、使用中であれば待ち
行列中にキューイングして終了する。割込処ｍ部ＦＰが
使用中でなければ、フラッグを使用中（オン）とし、擬
似割込ムク１−ル部ＶＴ２にある割込ベクトルの起動を
行い、割込処理部ＦＰにおいてその割込処理を実行する
。尚、第２図において、破線で囲んだ部分は、割込禁廿
でｆｌＪ作する。
を介して、割込管理スケジューラＫＳに＃ｌｌＩ御が渡
る。この割込管理スケジューラＫＳは、割込処理部ＦＰ
が既に使用中であるかどうか調べ、使用中であれば待ち
行列中にキューイングして終了する。割込処ｍ部ＦＰが
使用中でなければ、フラッグを使用中（オン）とし、擬
似割込ムク１−ル部ＶＴ２にある割込ベクトルの起動を
行い、割込処理部ＦＰにおいてその割込処理を実行する
。尚、第２図において、破線で囲んだ部分は、割込禁廿
でｆｌＪ作する。
この割込処理が終了づると、割込ベクトル部ＶＴ２にあ
る次の命令に戻ってくるので、使用中フラッグをオフと
し、続いて処理を待っているものがあるかどうか調べ、
有れば再び使用中フラッグをオンとじて上記の手順を繰
返す。もし、持っているものがない場合、処理を終了す
る。
る次の命令に戻ってくるので、使用中フラッグをオフと
し、続いて処理を待っているものがあるかどうか調べ、
有れば再び使用中フラッグをオンとじて上記の手順を繰
返す。もし、持っているものがない場合、処理を終了す
る。
割込管理スケジューラＫＳは、以上のような動作を行う
ことによって、割込処理部ＦＰを改造することなしで、
複数の割込処理の要求を受付可能としている。又、ぜ［
ち行列の作り方により優先度をつけた使い方や、先着順
等の実行順序の制御を可能としている。
ことによって、割込処理部ＦＰを改造することなしで、
複数の割込処理の要求を受付可能としている。又、ぜ［
ち行列の作り方により優先度をつけた使い方や、先着順
等の実行順序の制御を可能としている。
第３図は、本発明の伯の実施例を示す構成Ｒ倉口である
。この実施例では、擬似割込ベクトル部ＶＴ３を介して
２つの割込管理スケジューラＫＳ１とＫＳ２とを設ける
ようにし、割込処理部ＦＰのレスポンス・タイムを改良
したものである。ここで、割込処理部ＦＰは、複数の機
能要求を処理可能であり、その中には一定時間内で処理
が可能なものと、事象発生迄、処理を終えられないもの
く例えば同期型の入力）が混在しているものとする。こ
のような割込処理においては、通常、後者の処理中には
前者の処理要求を処理可能なものもあるが、それにもか
かわらず持Ｉζされることとなってレスポンスタイムの
悪化要因になっていた。
。この実施例では、擬似割込ベクトル部ＶＴ３を介して
２つの割込管理スケジューラＫＳ１とＫＳ２とを設ける
ようにし、割込処理部ＦＰのレスポンス・タイムを改良
したものである。ここで、割込処理部ＦＰは、複数の機
能要求を処理可能であり、その中には一定時間内で処理
が可能なものと、事象発生迄、処理を終えられないもの
く例えば同期型の入力）が混在しているものとする。こ
のような割込処理においては、通常、後者の処理中には
前者の処理要求を処理可能なものもあるが、それにもか
かわらず持Ｉζされることとなってレスポンスタイムの
悪化要因になっていた。
この実施例は、このような不具合を改善したものであっ
て、ｖ８４図に割込管理スケジューラＫＳ２の動作のフ
ローチャートを示す。
て、ｖ８４図に割込管理スケジューラＫＳ２の動作のフ
ローチャートを示す。
全ての割込要求は、一旦割込ベクトル部ＶＴＩに入り、
ここから割込管理スケジューラＫＳ２に制御が渡る。こ
の割込管理スケジューラＫＳ２で（Ｊ、レスポンス・タ
イムを悪化さける要因である機能については、処理が完
了し得るものであるかどうか、先読み等の手法によって
確認する。ここで処理が行える状態でないならば、処理
が行える状態まで持たせる。そして、事象が発生して処
理が行える状態になったならば、次の割込管理スケジュ
ーラＫＳＩを、擬似割込ベクトル部ＶＴ３を介して起ａ
−６る。割込包・理スケジューラＫＳＩで（Ｊ、割込処
理部ＦＰが使用中でなければ、直ちにこれが起動される
。この割込処理が終了すると、一旦、割込管理スケジュ
ーラＫＳ１へ戻り、次に割込管理スケジューラＫＳ２へ
戻る。割込管理スケジコーラＫＳ２では、他に処理待ち
のものがあわばそれを同様の手順で起動する。又、事象
に関係しない機能については、直ちに擬似割込ベクトル
部ＶＴ３を介して、割込管理スケジューラＫＳ１に制御
を渡す。以後の動作は、第１図実施例と同様の手順とな
る。
ここから割込管理スケジューラＫＳ２に制御が渡る。こ
の割込管理スケジューラＫＳ２で（Ｊ、レスポンス・タ
イムを悪化さける要因である機能については、処理が完
了し得るものであるかどうか、先読み等の手法によって
確認する。ここで処理が行える状態でないならば、処理
が行える状態まで持たせる。そして、事象が発生して処
理が行える状態になったならば、次の割込管理スケジュ
ーラＫＳＩを、擬似割込ベクトル部ＶＴ３を介して起ａ
−６る。割込包・理スケジューラＫＳＩで（Ｊ、割込処
理部ＦＰが使用中でなければ、直ちにこれが起動される
。この割込処理が終了すると、一旦、割込管理スケジュ
ーラＫＳ１へ戻り、次に割込管理スケジューラＫＳ２へ
戻る。割込管理スケジコーラＫＳ２では、他に処理待ち
のものがあわばそれを同様の手順で起動する。又、事象
に関係しない機能については、直ちに擬似割込ベクトル
部ＶＴ３を介して、割込管理スケジューラＫＳ１に制御
を渡す。以後の動作は、第１図実施例と同様の手順とな
る。
以上のように、割込管理スケジ１−ラＫＳ２は、処理可
能なもののみを優先的に処理するもので、無制限なレス
ポンス・タイムの悪化を無くすことができる。
能なもののみを優先的に処理するもので、無制限なレス
ポンス・タイムの悪化を無くすことができる。
尚、上記の説明において、割込筐埋スケジューラＫＳは
、ソフ［−ウェア或いはハードウェアの何れによっても
実現づることがでさる。又、管理スケジューラにお（プ
るスケジューリング手法は、割込処理の竹穎−ウ目的と
するシステム構成に応じて最適なものが用いられる。
、ソフ［−ウェア或いはハードウェアの何れによっても
実現づることがでさる。又、管理スケジューラにお（プ
るスケジューリング手法は、割込処理の竹穎−ウ目的と
するシステム構成に応じて最適なものが用いられる。
（発明の効！！り
以上説明したように、本発明によれば、割込管理スケジ
ューラを付加づることににって、既存の割込処理部を改
３５づることなしで、複数の割込処理の要求を受付ける
ことができる。又、割込処理が複数の機能をサポートし
ている場合には、機能単位のスケジユーリングにより処
理パフォーマンスを向上でいる。
ューラを付加づることににって、既存の割込処理部を改
３５づることなしで、複数の割込処理の要求を受付ける
ことができる。又、割込処理が複数の機能をサポートし
ている場合には、機能単位のスケジユーリングにより処
理パフォーマンスを向上でいる。
第１図は本発明の一実施例の構成概念図、第２図（Ｊ第
１区における割込管理スケジューラの動作の一例を示す
フローチャート、第３図は本発明の他の実施例の構成概
念図、第４図は第３図にお（プる割込管理スケジューラ
ＫＳ２の動作の一例を示づフローチャート、第５図は従
来の割込処理の構成概念図である。 ＶＴｌ・・・実割込ベクトル部 ＶＴ２・・・擬似割込ベクトル部 ＫＳ・・・割込管理スケジューラ ＦＰ・・・割込処理部 第１図 ＦＰ；ＩＩ艶あ連部 第２図 第３図 ＶＴｌ ｉ実部ｂΔベクトノＡ ＶＴ２ ｉ擬似割込ベクトル部 にＳ；割込義理スクジューラ ＦＰ ；’Ａ扉よジ助曝 第４図
１区における割込管理スケジューラの動作の一例を示す
フローチャート、第３図は本発明の他の実施例の構成概
念図、第４図は第３図にお（プる割込管理スケジューラ
ＫＳ２の動作の一例を示づフローチャート、第５図は従
来の割込処理の構成概念図である。 ＶＴｌ・・・実割込ベクトル部 ＶＴ２・・・擬似割込ベクトル部 ＫＳ・・・割込管理スケジューラ ＦＰ・・・割込処理部 第１図 ＦＰ；ＩＩ艶あ連部 第２図 第３図 ＶＴｌ ｉ実部ｂΔベクトノＡ ＶＴ２ ｉ擬似割込ベクトル部 にＳ；割込義理スクジューラ ＦＰ ；’Ａ扉よジ助曝 第４図
Claims (1)
- 同時に１つの割込要求しか処理できないように構成され
た割込処理部を有する計算機システムにおける割込処理
方式において、割込要求を受ける実割込ベクトル部と、
この実割込ベクトル部からの信号を受ける割込管理スケ
ジューラと、この割込管理スケジューラからの信号を受
け前記割込処理部に割込処理のアドレスを与える擬似割
込ベクトル部とを設け、前記割込管理スケジューラは割
込要求が発生すると前記割込処理部が既に使用中である
かどうか調べ、使用中であれば待ち行列中にキューイン
グし、割込処理部が使用中でなければ前記擬似割込ベク
トル部にある割込ベクトルの起動を行い、割込処理部に
おいて当該割込処理を実行させるようにしたことを特徴
とする割込処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21724185A JPS6277652A (ja) | 1985-09-30 | 1985-09-30 | 割込処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21724185A JPS6277652A (ja) | 1985-09-30 | 1985-09-30 | 割込処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6277652A true JPS6277652A (ja) | 1987-04-09 |
Family
ID=16701061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21724185A Pending JPS6277652A (ja) | 1985-09-30 | 1985-09-30 | 割込処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6277652A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51113435A (en) * | 1975-03-28 | 1976-10-06 | Hitachi Ltd | Offering processor |
| JPS56124964A (en) * | 1979-12-11 | 1981-09-30 | Cii | Device for assigning andsynchronizing execution proposed process between plural processing units for information processor |
-
1985
- 1985-09-30 JP JP21724185A patent/JPS6277652A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51113435A (en) * | 1975-03-28 | 1976-10-06 | Hitachi Ltd | Offering processor |
| JPS56124964A (en) * | 1979-12-11 | 1981-09-30 | Cii | Device for assigning andsynchronizing execution proposed process between plural processing units for information processor |
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