JPH077379B2 - 多重処理システムの割込み選択方式 - Google Patents
多重処理システムの割込み選択方式Info
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- JPH077379B2 JPH077379B2 JP58112348A JP11234883A JPH077379B2 JP H077379 B2 JPH077379 B2 JP H077379B2 JP 58112348 A JP58112348 A JP 58112348A JP 11234883 A JP11234883 A JP 11234883A JP H077379 B2 JPH077379 B2 JP H077379B2
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は複数の命令プロセツサを所有する多重処理シス
テムの割込み選択方式に係り、特に被共有I/0装置側か
ら複数レベルのI/0割込みを受取つて、複数の命令プロ
セツサのなかから各I/0割込みを処理する命令プロセツ
サを選択する方式の改良に関する。
テムの割込み選択方式に係り、特に被共有I/0装置側か
ら複数レベルのI/0割込みを受取つて、複数の命令プロ
セツサのなかから各I/0割込みを処理する命令プロセツ
サを選択する方式の改良に関する。
従来より複数の命令プロセツサを所有する多重処理シス
テムでは、I/0割込みを処理する場合、該割込み処理を
行う命令プロセッサは、I/0割込みを発したチヤネルに
起動をかけた命令プロセツサに限らず、複数の命令プロ
セツサから任意の命令プロセツサを選択することができ
るようになつている。その従来例として特開昭56−7113
0号“多重処理システム”に開示されている方式があ
る。こゝでは、I/0割込みを次のように処理している。
チヤネル制御装置からのI/0割込み要求を、一担、シス
テム制御装置内に保留した後、システム制御装置は各命
令プロセツサに対して、割込みの受付けが可能かどうか
問合せを行う。命令プロセツサ側は割込みの受付け可能
か否かを再びシステム制御装置に知らせ、システム制御
装置は各命令プロセツサからの回答を受けとつた後、最
適な命令プロセツサを選択し、それに割込み処理を実施
させる。以下、これを第１図のシステム構成でさらに詳
しく説明する。
テムでは、I/0割込みを処理する場合、該割込み処理を
行う命令プロセッサは、I/0割込みを発したチヤネルに
起動をかけた命令プロセツサに限らず、複数の命令プロ
セツサから任意の命令プロセツサを選択することができ
るようになつている。その従来例として特開昭56−7113
0号“多重処理システム”に開示されている方式があ
る。こゝでは、I/0割込みを次のように処理している。
チヤネル制御装置からのI/0割込み要求を、一担、シス
テム制御装置内に保留した後、システム制御装置は各命
令プロセツサに対して、割込みの受付けが可能かどうか
問合せを行う。命令プロセツサ側は割込みの受付け可能
か否かを再びシステム制御装置に知らせ、システム制御
装置は各命令プロセツサからの回答を受けとつた後、最
適な命令プロセツサを選択し、それに割込み処理を実施
させる。以下、これを第１図のシステム構成でさらに詳
しく説明する。
第１図は多重システムの構成例であり、２台の命令プロ
セツサ（IP）1Aと1Bがシステム制御装置（SC）２を介し
て主記憶装置（MS）３及びチヤネル制御装置（CHC）４
を共有し、CHC4の各チヤネル（CH）に入出力制御装置
（IOC）５が接続され、IOC5にそれぞれ入出力装置（I/
O）が接続されている。MS3には割込み待ち行列31があ
り、保留中のI/O割込み要求をレベル毎に待ち行列の形
で記憶している。図中、Q0〜Q7が各レベル対応の待ち行
列を示す。SC2には、MS3内の割込み待ち行列Q0〜Q7が空
か否かを示す割込み待ち行列保留レジスタ21があり、ビ
ツト０〜７がQ0〜Q7に対応している。
セツサ（IP）1Aと1Bがシステム制御装置（SC）２を介し
て主記憶装置（MS）３及びチヤネル制御装置（CHC）４
を共有し、CHC4の各チヤネル（CH）に入出力制御装置
（IOC）５が接続され、IOC5にそれぞれ入出力装置（I/
O）が接続されている。MS3には割込み待ち行列31があ
り、保留中のI/O割込み要求をレベル毎に待ち行列の形
で記憶している。図中、Q0〜Q7が各レベル対応の待ち行
列を示す。SC2には、MS3内の割込み待ち行列Q0〜Q7が空
か否かを示す割込み待ち行列保留レジスタ21があり、ビ
ツト０〜７がQ0〜Q7に対応している。
前記従来方式によるI/O割込みを第１図で説明すると次
の様になる。I/O割込み要求はCHC4からSC2を介して、MS
3内の対応するレベルの割込み待ち行列Qiに登録され
る。この時、該割込み待ち行列Qiが空きで初めて登録す
る場合は、SC2内の割込み待ち行列保留レジスタ21の対
応ビットを“1"にするが、すでに１個以上の割込み要求
がある場合は“1"になつているので、レジスタ21に対し
ては何もしない。I/O割込み要求を割込み待ち行列Qiに
登録する場合、あらかじめシステムの順序保障のため、
この領域をプログラム的にロック（以下、ソフトロック
と称す）しておく。SC2は割込み待ち行列保留レジスタ2
1の内容をIP1A,1Bへ同時に送り、これに対し、IP1A,1B
はそれぞれ割込み可能状態にあれば、IP受諾信号と割込
みマスクされていない中の最高順位の割込み待ち行列番
号をSC2に送る。同時に、IPがWAIT状態にあれば、該当I
PはWAIT信号もSC2へ送る。SC2ではIP1A,1Bからの応答信
号に対して次の処理を行う。各IP1A,1Bが受諾信号で応
答し、また、各IPからの割込み待ち行列番号が不一致で
あつた場合、両IP1A,1Bにそれぞれ割込みを実施させ
る。IP1A,1Bが同じレベルの待ち行列番号で受諾を応答
した場合、予め決められた優先順位に従つて１台のIPを
選択し、割込みを実施させる。なお、受諾で応答したが
選択されなかつたIPは、受諾を打消すリセツト信号をSC
2へ送り、受諾ラツチを初期状態へ戻す。
の様になる。I/O割込み要求はCHC4からSC2を介して、MS
3内の対応するレベルの割込み待ち行列Qiに登録され
る。この時、該割込み待ち行列Qiが空きで初めて登録す
る場合は、SC2内の割込み待ち行列保留レジスタ21の対
応ビットを“1"にするが、すでに１個以上の割込み要求
がある場合は“1"になつているので、レジスタ21に対し
ては何もしない。I/O割込み要求を割込み待ち行列Qiに
登録する場合、あらかじめシステムの順序保障のため、
この領域をプログラム的にロック（以下、ソフトロック
と称す）しておく。SC2は割込み待ち行列保留レジスタ2
1の内容をIP1A,1Bへ同時に送り、これに対し、IP1A,1B
はそれぞれ割込み可能状態にあれば、IP受諾信号と割込
みマスクされていない中の最高順位の割込み待ち行列番
号をSC2に送る。同時に、IPがWAIT状態にあれば、該当I
PはWAIT信号もSC2へ送る。SC2ではIP1A,1Bからの応答信
号に対して次の処理を行う。各IP1A,1Bが受諾信号で応
答し、また、各IPからの割込み待ち行列番号が不一致で
あつた場合、両IP1A,1Bにそれぞれ割込みを実施させ
る。IP1A,1Bが同じレベルの待ち行列番号で受諾を応答
した場合、予め決められた優先順位に従つて１台のIPを
選択し、割込みを実施させる。なお、受諾で応答したが
選択されなかつたIPは、受諾を打消すリセツト信号をSC
2へ送り、受諾ラツチを初期状態へ戻す。
以上の様に、従来のI/O割込み処理は、SCが複数のIPに
対して割込み受付けの可能性を問い合わせ、複数のIPが
割込み受付可能な状態にあるときには、複数のIPから受
諾信号をSCへ返す方式であるので、受諾信号を返したす
べてのIPは、割込み受付けの問い合わせを受けてから選
択、非選択が決定されるまで通常の処理を行うことがで
きず、システムの性能上ロスがある。また、SC側とIP側
の２箇所に割込み制御のための回路が必要となるので、
その分だけハードウエアが増加し、制御が複雑になる。
対して割込み受付けの可能性を問い合わせ、複数のIPが
割込み受付可能な状態にあるときには、複数のIPから受
諾信号をSCへ返す方式であるので、受諾信号を返したす
べてのIPは、割込み受付けの問い合わせを受けてから選
択、非選択が決定されるまで通常の処理を行うことがで
きず、システムの性能上ロスがある。また、SC側とIP側
の２箇所に割込み制御のための回路が必要となるので、
その分だけハードウエアが増加し、制御が複雑になる。
本発明の目的は、複数のIPがSCに接続される多重処理シ
ステムにおいて、SCが各IPと応答をとらずに最適なIPを
選択し、I/O割込みの処理を実施させる方式を提供する
ことにある。
ステムにおいて、SCが各IPと応答をとらずに最適なIPを
選択し、I/O割込みの処理を実施させる方式を提供する
ことにある。
本発明の要点は、複数のIPがSCを介してMSやHCを共有す
る多重処理システムにおいて、各IPのI/O割込みマス
ク、WAIT状態等の割込み制御情報をSCで一括管理するこ
とにより、発生したI/O割込みを一担SCで保留した後、
各IPと応答をとらずに最適なIPを選択し、I/O割込みを
実施させるものである。
る多重処理システムにおいて、各IPのI/O割込みマス
ク、WAIT状態等の割込み制御情報をSCで一括管理するこ
とにより、発生したI/O割込みを一担SCで保留した後、
各IPと応答をとらずに最適なIPを選択し、I/O割込みを
実施させるものである。
第２図は本発明の一実施例のブロツク図で、特に命令プ
ロセツサ（IP）とシステム制御装置（SC）とチヤネル制
御装置（CHC）との接続関係、及びSC内の本発明に関係
する部分の詳細を示したものである。第２図において、
２台のIP1A,1BがSC2に接続され、該SC2にCHC4が接続さ
れている。以下、SC2の構成について説明する。
ロセツサ（IP）とシステム制御装置（SC）とチヤネル制
御装置（CHC）との接続関係、及びSC内の本発明に関係
する部分の詳細を示したものである。第２図において、
２台のIP1A,1BがSC2に接続され、該SC2にCHC4が接続さ
れている。以下、SC2の構成について説明する。
ラツチ21−０〜21−７は第１図の割込み待ち行列保留レ
ジスタ21を構成しているラツチ（割込み待ち行列保留ラ
ツチ）であり、各ラツチはMS内にある割込み待ち行列Q0
〜Q7の各レベルに対応している。該割込み待ち行列保留
ラツチ21−０〜21−７のセツトは、CHC4から割込み通知
線101を通して行われ、リセツトはIP1A,IP1Bから信号線
102A,102B、オアゲート22−０〜22−７を通して行われ
る。
ジスタ21を構成しているラツチ（割込み待ち行列保留ラ
ツチ）であり、各ラツチはMS内にある割込み待ち行列Q0
〜Q7の各レベルに対応している。該割込み待ち行列保留
ラツチ21−０〜21−７のセツトは、CHC4から割込み通知
線101を通して行われ、リセツトはIP1A,IP1Bから信号線
102A,102B、オアゲート22−０〜22−７を通して行われ
る。
特許請求の範囲の第３保持手段が該ラツチ21−０〜21−
７に対応する。
７に対応する。
割込み制御回路23A,23Bは、処理可能な最高順位の割込
み待ち行列番号を各IP毎に求める回路で、23AはIP1A
に、23BはIP1Bに対応している。割込み制御回路23AはI/
O割込みマスク・ラツチ230−０〜230−７（特許請求の
範囲の第１保持手段）、アンドゲート232−０〜232−
７、インバータ233、優先順位決定回路234、オアゲート
235、アンドゲート236、WAIT状態表示ラツチ237（特許
請求の範囲の第２保持手段）よりなる。割込み制御回路
23Bの構成も同様である。該割込み制御回路23Aのなかの
I/O割込みマスク・ラツチ230−０〜230−７は、IP1Aで
のI/O割込み処理の可能、不可能をレベル対応に示すも
ので、その情報（割込みマスク情報）はIP1Aより信号線
103Aを通して該ラツチ群に予め設定される。信号線106A
はIP1Aが停止状態にあることを示す線、信号線107AはIP
1AがWAIT状態にあることを示す線である。割込み制御回
路23Bについても同様の信号線が存在する。
み待ち行列番号を各IP毎に求める回路で、23AはIP1A
に、23BはIP1Bに対応している。割込み制御回路23AはI/
O割込みマスク・ラツチ230−０〜230−７（特許請求の
範囲の第１保持手段）、アンドゲート232−０〜232−
７、インバータ233、優先順位決定回路234、オアゲート
235、アンドゲート236、WAIT状態表示ラツチ237（特許
請求の範囲の第２保持手段）よりなる。割込み制御回路
23Bの構成も同様である。該割込み制御回路23Aのなかの
I/O割込みマスク・ラツチ230−０〜230−７は、IP1Aで
のI/O割込み処理の可能、不可能をレベル対応に示すも
ので、その情報（割込みマスク情報）はIP1Aより信号線
103Aを通して該ラツチ群に予め設定される。信号線106A
はIP1Aが停止状態にあることを示す線、信号線107AはIP
1AがWAIT状態にあることを示す線である。割込み制御回
路23Bについても同様の信号線が存在する。
比較回路24は、各割込み制御回路23A,23Bで求まつた割
込み待ち行列番号の一致、不一致を比較する回路であ
る。選択回路25は、比較回路24での比較結果、及び、割
込み制御回路23A,23Bから与えられる各IP対応の割込み
選択要求、WAIT状態にもとづいて、IP1Aと1Bにいずれか
一方、あるいは両方に対する割込み処理を決定する回路
である。ラツチ26Aは、選択回路25からのIP1Aに対する
割込み処理指示信号をセツトする回路、ラツチ26はIP1B
に対する割込み処理指示信号をセツトする回路である。
込み待ち行列番号の一致、不一致を比較する回路であ
る。選択回路25は、比較回路24での比較結果、及び、割
込み制御回路23A,23Bから与えられる各IP対応の割込み
選択要求、WAIT状態にもとづいて、IP1Aと1Bにいずれか
一方、あるいは両方に対する割込み処理を決定する回路
である。ラツチ26Aは、選択回路25からのIP1Aに対する
割込み処理指示信号をセツトする回路、ラツチ26はIP1B
に対する割込み処理指示信号をセツトする回路である。
次に、第２図におけるI/O割込み処理を順を追つて説明
する。
する。
I/O装置側からI/O割込み要求があると、CHC4はMS内にレ
ベル分けされて存在する割込み待ち行列Q0〜Q7の１つ
（Qi）に登録すると共に、信号線101を通してSC2へI/O
割込み要求が生じたことを知らせる。SC2では該割込み
要求を、割込み待ち行列保留ラツチ21−０〜21−７の１
つ（21−ｉ）にセツトする。なお、該当ラツチ21−ｉが
既にセツトされている場合はそのままとする。
ベル分けされて存在する割込み待ち行列Q0〜Q7の１つ
（Qi）に登録すると共に、信号線101を通してSC2へI/O
割込み要求が生じたことを知らせる。SC2では該割込み
要求を、割込み待ち行列保留ラツチ21−０〜21−７の１
つ（21−ｉ）にセツトする。なお、該当ラツチ21−ｉが
既にセツトされている場合はそのままとする。
いま、IP1Aに対する割込み制御回路23Aに注目するに、
アンドゲート232−０〜232−７は、割込み待ち行列保留
ラツチ21−０〜21−７とI/O割込みマスク・ラツチ230−
０〜230−７とのアンド条件を各レベル毎にとり、それ
ぞれ論理“1"あるいは“0"を出力する。ここで、例えば
アンドゲート232−０が論理“1"を出力した場合、それ
は該当レベルの処理されるべき割込み待ち行列がMS上に
あり、しかも、該レベルの割込み処理がIP1Aでマスクさ
れていないことを意味している。他のアンドゲート232
−１〜232−７についても同様である。アンドゲート232
−０〜232−７の出力はプライオリテイ回路234へ入力さ
れる。プライオリテイ回路234では、アンドゲート232−
０〜232−７の出力が１つだけ論理“1"の場合は、対応
するレベルの割込み待ち行列番号をそのまま出力する
が、アンドゲート232−０〜232−７の複数の出力が論理
“1"の場合は、予め定められた優先順位にしたがつてそ
のうちの１つを選択し、当該レベルの割込み待ち行列番
号を出力する。
アンドゲート232−０〜232−７は、割込み待ち行列保留
ラツチ21−０〜21−７とI/O割込みマスク・ラツチ230−
０〜230−７とのアンド条件を各レベル毎にとり、それ
ぞれ論理“1"あるいは“0"を出力する。ここで、例えば
アンドゲート232−０が論理“1"を出力した場合、それ
は該当レベルの処理されるべき割込み待ち行列がMS上に
あり、しかも、該レベルの割込み処理がIP1Aでマスクさ
れていないことを意味している。他のアンドゲート232
−１〜232−７についても同様である。アンドゲート232
−０〜232−７の出力はプライオリテイ回路234へ入力さ
れる。プライオリテイ回路234では、アンドゲート232−
０〜232−７の出力が１つだけ論理“1"の場合は、対応
するレベルの割込み待ち行列番号をそのまま出力する
が、アンドゲート232−０〜232−７の複数の出力が論理
“1"の場合は、予め定められた優先順位にしたがつてそ
のうちの１つを選択し、当該レベルの割込み待ち行列番
号を出力する。
一方、アンドゲート232−０〜232−７の各出力は、オア
された後、アンドゲート236の入力となる。アンドゲー
ト236には、オアゲート235の出力と、IP停止信号線106
の状態をインバータ233で反転した出力とが入力され、
これらのアンド条件が成立した場合、該アンドゲート23
6は論理“1"を出力する。即ち、アンドゲート236は、IP
1Aが稼動しており、IP1Aで実行可能な割込み待ち行列が
生じた場合、論理“1"を出力する。このアンドゲート23
6の出力は、IP1Aに対する割込み選択要求信号として選
択回路25に与えられる。
された後、アンドゲート236の入力となる。アンドゲー
ト236には、オアゲート235の出力と、IP停止信号線106
の状態をインバータ233で反転した出力とが入力され、
これらのアンド条件が成立した場合、該アンドゲート23
6は論理“1"を出力する。即ち、アンドゲート236は、IP
1Aが稼動しており、IP1Aで実行可能な割込み待ち行列が
生じた場合、論理“1"を出力する。このアンドゲート23
6の出力は、IP1Aに対する割込み選択要求信号として選
択回路25に与えられる。
割込み制御回路23Aのプライオリテイ回路234で選択され
た割込み待ち行列番号は比較回路24の入力となる。同様
に、割込み制御回路23Bで求つた割込み待ち行列番号も
比較回路24の入力となる。比較回路24では、このIP1Aに
対する最高優先順位の割込み待ち行列番号とIP1Bの同様
の割込み待ち行列番号とが一致しているか否か判定す
る。この比較回路24の出力は選択回路25に与えられる。
選択回路25には、割込み制御回路23Aのラツチ237及び割
込み制御回路23Bの同様のラツチにより、IP1A,IP1BのWA
IT状態も与えられる。
た割込み待ち行列番号は比較回路24の入力となる。同様
に、割込み制御回路23Bで求つた割込み待ち行列番号も
比較回路24の入力となる。比較回路24では、このIP1Aに
対する最高優先順位の割込み待ち行列番号とIP1Bの同様
の割込み待ち行列番号とが一致しているか否か判定す
る。この比較回路24の出力は選択回路25に与えられる。
選択回路25には、割込み制御回路23Aのラツチ237及び割
込み制御回路23Bの同様のラツチにより、IP1A,IP1BのWA
IT状態も与えられる。
選択回路25では、割込み制御回路23A,23Bからの割込み
選択要求信号（アンドゲート236の出力）とWAIT状態
（ラツチ237の出力）、及び比較回路24の比較結果を入
力として、IP1AとIP1Bのいずれか一方、あるいは両方に
対する割込み処理を選択決定し、その指示信号をラツチ
26A及び／又は26Bを介して当該IPへ送出する。第３図は
選択回路25で求まるケースをまとめたもので、P0はIP1A
（IP0）に対する割込み処理指示信号が“1"、 は同指示信号が“0"であることを示し、P1はIP1B（IP
1）に対する割込み処理指示信号が“1"、 は同指示信号が“0"であることを示す。第３図では、で
きるだけWAIT状態にあるIPを選択することにより、シス
テムの性能向上を図ることを目的としている。
選択要求信号（アンドゲート236の出力）とWAIT状態
（ラツチ237の出力）、及び比較回路24の比較結果を入
力として、IP1AとIP1Bのいずれか一方、あるいは両方に
対する割込み処理を選択決定し、その指示信号をラツチ
26A及び／又は26Bを介して当該IPへ送出する。第３図は
選択回路25で求まるケースをまとめたもので、P0はIP1A
（IP0）に対する割込み処理指示信号が“1"、 は同指示信号が“0"であることを示し、P1はIP1B（IP
1）に対する割込み処理指示信号が“1"、 は同指示信号が“0"であることを示す。第３図では、で
きるだけWAIT状態にあるIPを選択することにより、シス
テムの性能向上を図ることを目的としている。
選択回路25によって、例えばIP1Aが割込み処理を指示さ
れた場合、IP1Aは割込み制御回路23Aのプライオリティ
回路234で選択された割込み待ち行列番号に対応する割
込み待ち行列をMSから読み出す。この読み出した割込み
待ち行列の先頭から割込み要求を１つずつ取り出して実
行する。IP1Aでは、読み出した割込み待ち行列のすべて
の割込み処理が完了すると、信号線102Aにより割込み待
ち行列保留ラッチ21−０〜21−７の該当ラッチをリセッ
トする。一方、信号線106A,107Aの切換わりによってほ
とんど同時にIP1A,IP1Bに割込み要求が出されることが
まれにあるが、この場合、先にブレークインし、ソフト
ロックを行ったIPが割込み処理を行い、他のIPはブレー
クインした後、ソフトロックを行い、割込み待ち行列の
割込み要求の有無を調べるが要求がないため何もせずに
終る。
れた場合、IP1Aは割込み制御回路23Aのプライオリティ
回路234で選択された割込み待ち行列番号に対応する割
込み待ち行列をMSから読み出す。この読み出した割込み
待ち行列の先頭から割込み要求を１つずつ取り出して実
行する。IP1Aでは、読み出した割込み待ち行列のすべて
の割込み処理が完了すると、信号線102Aにより割込み待
ち行列保留ラッチ21−０〜21−７の該当ラッチをリセッ
トする。一方、信号線106A,107Aの切換わりによってほ
とんど同時にIP1A,IP1Bに割込み要求が出されることが
まれにあるが、この場合、先にブレークインし、ソフト
ロックを行ったIPが割込み処理を行い、他のIPはブレー
クインした後、ソフトロックを行い、割込み待ち行列の
割込み要求の有無を調べるが要求がないため何もせずに
終る。
以上、実施例では、２台のIPがSCに接続されるとした
が、一般にIPは２台以上、任意の台数が接続可能である
ことは当然である。
が、一般にIPは２台以上、任意の台数が接続可能である
ことは当然である。
本発明によれば、SCによつてI/O割込みマスク、WAIT状
態等割込制御情報を一括管理するため、各IPと応答をと
らずに、最適なIPを選択してI/O割込みを実施させるこ
とが可能になり、システム全体からみた性能を向上さ
せ、ハードウエアの増加を抑え、制御の複雑化を避ける
ことができるという効果がある。
態等割込制御情報を一括管理するため、各IPと応答をと
らずに、最適なIPを選択してI/O割込みを実施させるこ
とが可能になり、システム全体からみた性能を向上さ
せ、ハードウエアの増加を抑え、制御の複雑化を避ける
ことができるという効果がある。
【図面の簡単な説明】 第１図は多重処理システムの構成例を示す図、第２図は
本発明の一実施例を示す図、第３図は第２図における選
択回路の入出力関係を示す図である。 1A,1B……命令プロセツサ（IP）、２……システム制御
装置（SC）、３……主記憶装置（MS）、４……チヤネル
制御装置（CHC）、５……入出力制御装置（IOC）、６…
…入出力装置（I/O）、21−０〜21−７……割込み待ち
行列保留レジスタ（ラツチ）、23A,23B……割込み制御
回路、230−０〜230−７……I/O割込みマスク・ラツ
チ、24……比較回路、25……選択回路、26A,26B……割
込み処理指示ラツチ。
本発明の一実施例を示す図、第３図は第２図における選
択回路の入出力関係を示す図である。 1A,1B……命令プロセツサ（IP）、２……システム制御
装置（SC）、３……主記憶装置（MS）、４……チヤネル
制御装置（CHC）、５……入出力制御装置（IOC）、６…
…入出力装置（I/O）、21−０〜21−７……割込み待ち
行列保留レジスタ（ラツチ）、23A,23B……割込み制御
回路、230−０〜230−７……I/O割込みマスク・ラツ
チ、24……比較回路、25……選択回路、26A,26B……割
込み処理指示ラツチ。
Claims (1)
- 【請求項１】複数の命令プロセッサがシステム制御装置
を介してチャネル制御装置と入出力（I/O）制御装置に
接続され、更に各命令プロセッサに共有される主記憶装
置を有する多重処理システムにおいて、 前記システム制御装置は、 各命令プロセッサでのI/O割込み処理の可能、不可能を
複数のレベル対応に示すI/O割込みマスク情報の最新情
報を常時受信し、保持する第１保持手段と、 各命令プロセッサのWAIT状態を示すWAIT状態情報の最新
情報を常時受信し、保持する第２保持手段と、 前記チャネル制御装置からのI/O割込み要求をレベル毎
に受取り、保持する第３保持手段と、 前記第１保持手段と第３保持手段の出力に基づいて、各
プロセッサにおいてマスクされていないレベルのI/O割
込み要求を抽出する手段と、 前記第２保持手段と前記抽出する手段の出力に基づき、
前記複数の命令プロセッサの中に、前記各レベルに対し
て割込み受付け可能でWAIT状態にある命令プロセッサが
存在する場合は、該WAIT状態にある命令プロセッサの中
から前記抽出する手段によって抽出されたI/O割込み要
求のレベルに対応した命令プロセッサを選択し、前記各
レベルに対して割込み受付け可能であるが、WAIT状態に
ある命令プロセッサがない場合は、該WAIT状態にない命
令プロセッサの中から前記抽出する手段によって抽出さ
れたI/O割込み要求のレベルに対応した命令プロセッサ
を選択して、I/O割込み処理を指示する手段を有するこ
とを特徴とする多重処理システムの割込み選択方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112348A JPH077379B2 (ja) | 1983-06-22 | 1983-06-22 | 多重処理システムの割込み選択方式 |
| US06/623,086 US4644465A (en) | 1983-06-22 | 1984-06-21 | Apparatus for controlling I/O interrupt in multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112348A JPH077379B2 (ja) | 1983-06-22 | 1983-06-22 | 多重処理システムの割込み選択方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS603775A JPS603775A (ja) | 1985-01-10 |
| JPH077379B2 true JPH077379B2 (ja) | 1995-01-30 |
Family
ID=14584436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58112348A Expired - Lifetime JPH077379B2 (ja) | 1983-06-22 | 1983-06-22 | 多重処理システムの割込み選択方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4644465A (ja) |
| JP (1) | JPH077379B2 (ja) |
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-
1983
- 1983-06-22 JP JP58112348A patent/JPH077379B2/ja not_active Expired - Lifetime
-
1984
- 1984-06-21 US US06/623,086 patent/US4644465A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS603775A (ja) | 1985-01-10 |
| US4644465A (en) | 1987-02-17 |
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