JPS6278864A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6278864A JPS6278864A JP60219395A JP21939585A JPS6278864A JP S6278864 A JPS6278864 A JP S6278864A JP 60219395 A JP60219395 A JP 60219395A JP 21939585 A JP21939585 A JP 21939585A JP S6278864 A JPS6278864 A JP S6278864A
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- Japan
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- semiconductor device
- chip
- decoupling capacitor
- pcc
- frame
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置に関し、特に表面実装型半導体装
置に外付けする電源電圧平滑用コンデンサの該表面実装
型半導体装置のパッケージ内への組み込みに関するもの
である。
置に外付けする電源電圧平滑用コンデンサの該表面実装
型半導体装置のパッケージ内への組み込みに関するもの
である。
［従来の技術］
ダイナミック型、スタティック型をはじめとするＭＯＳ
ＲＡＭは、微細化技術の発展とともにメモリ容量の
大容量化が進んでいる。最近では、１Ｍピット／チップ
のダイナミックメモリや２５６にビット／チップのスタ
ティックメモリが発表され、既に４Ｍビット／チップの
開発も始まっている。これらの高密度化は機器の小型化
、低消費電力化に非常に効果的であり、今後も従来同種
の開発スピードで大容量メモリが開発されると推定され
る。
ＲＡＭは、微細化技術の発展とともにメモリ容量の
大容量化が進んでいる。最近では、１Ｍピット／チップ
のダイナミックメモリや２５６にビット／チップのスタ
ティックメモリが発表され、既に４Ｍビット／チップの
開発も始まっている。これらの高密度化は機器の小型化
、低消費電力化に非常に効果的であり、今後も従来同種
の開発スピードで大容量メモリが開発されると推定され
る。
一方、最近は、与えられた半導体チップを用いていかに
高密度実装するかが大きな技術課題としてクローズアッ
プされてきた。そのため、ＳＭＤ（Ｓ ｕｒｆａｃｅ
ｌｙｌ ｏｕｎｔ Ｑ ｅｖｉｃｅ ）と呼ばれる
表面実装型パッケージ技術が進んできている。
高密度実装するかが大きな技術課題としてクローズアッ
プされてきた。そのため、ＳＭＤ（Ｓ ｕｒｆａｃｅ
ｌｙｌ ｏｕｎｔ Ｑ ｅｖｉｃｅ ）と呼ばれる
表面実装型パッケージ技術が進んできている。
第３図（ａ）、（ｂ）は、高密度実装のために製品化さ
れたメモリモジュールの例を示す外形図であり、パッケ
ージ内にメモリチップを封入したｐ ＣＣ（ｐ １ａｓ
ｔｉｃ ｌ ｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒ！
ｅｒ ）と呼ばれる表面実￥ｉ型半導体デバイスを基板
の上に並べてＸ４．Ｘ８．ｘ９などのメモリ構成のモジ
ュールを作り、高田度実装を行なっている。ざらに詳細
に説明すると、第３図（ａ ）において、基板１に１ｍ
個のＰＣＣ３がリード２を介し設けられており、デカッ
プリングコンデンサ４が基板１の裏面に取付けられてい
る。また、第３図（ｂ）において、基板１に複数個のＰ
ＣＣ３がリード２を介して設けられており、デカップリ
ングコンデンサ４がＰＣＣ３の下に入り込むような形で
基板１の表面に取付けられている。
れたメモリモジュールの例を示す外形図であり、パッケ
ージ内にメモリチップを封入したｐ ＣＣ（ｐ １ａｓ
ｔｉｃ ｌ ｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒ！
ｅｒ ）と呼ばれる表面実￥ｉ型半導体デバイスを基板
の上に並べてＸ４．Ｘ８．ｘ９などのメモリ構成のモジ
ュールを作り、高田度実装を行なっている。ざらに詳細
に説明すると、第３図（ａ ）において、基板１に１ｍ
個のＰＣＣ３がリード２を介し設けられており、デカッ
プリングコンデンサ４が基板１の裏面に取付けられてい
る。また、第３図（ｂ）において、基板１に複数個のＰ
ＣＣ３がリード２を介して設けられており、デカップリ
ングコンデンサ４がＰＣＣ３の下に入り込むような形で
基板１の表面に取付けられている。
第４図は、第３図（ａ）、（ｂ）のＰＣＣの構造を示す
断面図である。図において、ＰＣＣ３はモールド型Ｄ
Ｉ Ｐ （Ｄｕａｌ Ｉ ｎ１ｉｎｅ ｐａｃｋ
ａｇｅ）製品と同様にアセンブリされる。すなわち、Ｐ
ＣＣ専用のフレーム５に対してチップ（メモリＬＳＩ＞
６をダイボンドした後、このフレーム５とチップ６間を
ＡＵワイヤ７でワイヤボンドする。次に、モールド開所
８によりチップ６をコートし、最後にリードをカットし
て曲げるとＰＣＣ３ができ上がる。ここで、２は曲げら
れた状態のリードである。このようなＰＣＣ３において
は、フレーム５の厚みは０．１５１１１１１．チップ６
の厚みは０゜５ＩＩＩｌｌ、パッケージの高さが約３Ｉ
ＩＩＩＩｌであるので、チップ６上のモールド樹脂８の
厚みおよびフレーム５下のモールド樹脂８の厚みが十分
にある、すなわちパッケージの高さ方向に対する余裕が
ある。
断面図である。図において、ＰＣＣ３はモールド型Ｄ
Ｉ Ｐ （Ｄｕａｌ Ｉ ｎ１ｉｎｅ ｐａｃｋ
ａｇｅ）製品と同様にアセンブリされる。すなわち、Ｐ
ＣＣ専用のフレーム５に対してチップ（メモリＬＳＩ＞
６をダイボンドした後、このフレーム５とチップ６間を
ＡＵワイヤ７でワイヤボンドする。次に、モールド開所
８によりチップ６をコートし、最後にリードをカットし
て曲げるとＰＣＣ３ができ上がる。ここで、２は曲げら
れた状態のリードである。このようなＰＣＣ３において
は、フレーム５の厚みは０．１５１１１１１．チップ６
の厚みは０゜５ＩＩＩｌｌ、パッケージの高さが約３Ｉ
ＩＩＩＩｌであるので、チップ６上のモールド樹脂８の
厚みおよびフレーム５下のモールド樹脂８の厚みが十分
にある、すなわちパッケージの高さ方向に対する余裕が
ある。
このメモリモジュールの製造における最大の課題は、デ
カップリングコンデンサ４の取付けである。メモリＬＳ
Ｉ、特にダイナミックＲＡＭでは、チップの動作により
瞬時に大電流が流れ、その電流によるノイズが電源ライ
ンの電圧変動を起こし、メモリモジュールやメモリボー
ドの誤動作を引き起こすことがある、そのためＶＣＣと
Ｖｓｓ間にデカップリングコンデンサを挿入して電源電
圧の変動を吸収させる必要があり、第３図（ａ）。
カップリングコンデンサ４の取付けである。メモリＬＳ
Ｉ、特にダイナミックＲＡＭでは、チップの動作により
瞬時に大電流が流れ、その電流によるノイズが電源ライ
ンの電圧変動を起こし、メモリモジュールやメモリボー
ドの誤動作を引き起こすことがある、そのためＶＣＣと
Ｖｓｓ間にデカップリングコンデンサを挿入して電源電
圧の変動を吸収させる必要があり、第３図（ａ）。
＜ｂ＞のようにデカップリングコンデンサ４を取付けて
いる。一般的には、デカップリングコンデンサ４として
０．１μＦ以上のコンデンサが用いられており、その取
付個数は１コンデンサ／デバイスである。
いる。一般的には、デカップリングコンデンサ４として
０．１μＦ以上のコンデンサが用いられており、その取
付個数は１コンデンサ／デバイスである。
［発明が解決しようとする問題点］
ところで、第１図（ａ ）のメモリモジュールでは、デ
カップリングコンデンサ４を基板］の裏面に取付けてい
るため、ハンドリング時に他の物体に接触してデカップ
リングコンデンサ４にクラックが発生したり、またＶ
Ｐ Ｓ （Ｖａｐｅｒ ｐｈａｓｅ３ ｏｌｄｔｒｉ
ｎａ）装置が使いにくいという問題点があり、ざらにメ
モリモジュールの厚みが増すなどの問題点があった。一
方、第３図（ｂ）のメモリモジュールでは、デカンブリ
ングコンデンサ４がＰＣＣ３の下に入り込んでおり、メ
モリモジュールの厚みおよびデカップリングコンデンサ
４のクラックに対する対策はとられているが、デカップ
リングコンデンサ４がＰＣＣ３の下に表面実装されるた
め、デカップリングコンデンサ４の目視検査がしにくく
、またデカップリングコンデンサ４の基板１への接着の
良否を電気的に測定してチェックできないという欠点が
あり、信頼性確認上重大な問題点があった。これらの問
題点は、ＰＣＣをメモリモジュールに用いる場合だけで
なく、ＰＣＣをメモリボードに直付けする場合にも起こ
ると考えられる。
カップリングコンデンサ４を基板］の裏面に取付けてい
るため、ハンドリング時に他の物体に接触してデカップ
リングコンデンサ４にクラックが発生したり、またＶ
Ｐ Ｓ （Ｖａｐｅｒ ｐｈａｓｅ３ ｏｌｄｔｒｉ
ｎａ）装置が使いにくいという問題点があり、ざらにメ
モリモジュールの厚みが増すなどの問題点があった。一
方、第３図（ｂ）のメモリモジュールでは、デカンブリ
ングコンデンサ４がＰＣＣ３の下に入り込んでおり、メ
モリモジュールの厚みおよびデカップリングコンデンサ
４のクラックに対する対策はとられているが、デカップ
リングコンデンサ４がＰＣＣ３の下に表面実装されるた
め、デカップリングコンデンサ４の目視検査がしにくく
、またデカップリングコンデンサ４の基板１への接着の
良否を電気的に測定してチェックできないという欠点が
あり、信頼性確認上重大な問題点があった。これらの問
題点は、ＰＣＣをメモリモジュールに用いる場合だけで
なく、ＰＣＣをメモリボードに直付けする場合にも起こ
ると考えられる。
この発明は上記のような問題点を解消するためになされ
たもので、実装方法が非常に簡単になるとともに、実装
密度および信頼性を向上させることができる半導体装置
を得ることを目的とする。
たもので、実装方法が非常に簡単になるとともに、実装
密度および信頼性を向上させることができる半導体装置
を得ることを目的とする。
［問題点を解決するための手段］
この発明に係る半導体装置は、表面実装型半導体装置の
実装時にこの表面実装型半導体装置に必ず外付けしなけ
ればならない電源電圧平滑用コンデンサを、この表面実
装型半導体装置のパッケージ内に組み込むようにしたも
のである。
実装時にこの表面実装型半導体装置に必ず外付けしなけ
ればならない電源電圧平滑用コンデンサを、この表面実
装型半導体装置のパッケージ内に組み込むようにしたも
のである。
［作用］
この発明においては、電源電圧平滑用コンデンサが表面
実装型半導体装置の中に組み込まれているので、この表
面実装型半導体装置のみを実装すればよい。
実装型半導体装置の中に組み込まれているので、この表
面実装型半導体装置のみを実装すればよい。
［実価例］
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。
重複する部分については適宜その説明を省略する。
第１図は、この発明の実施例であるＰＣＣの構造を示す
断面図である。このＰＣＣのアセンブリについて説明す
ると、図において、ＰＣＣ専用のフレーム５を用意する
。このときフレーム５の表面および裏面をダイボンドで
きるようにしておく。
断面図である。このＰＣＣのアセンブリについて説明す
ると、図において、ＰＣＣ専用のフレーム５を用意する
。このときフレーム５の表面および裏面をダイボンドで
きるようにしておく。
次に、チップ〈メモリＬＳＩ）６を従来と同様にはんだ
ダイボンドなどの導電性材料によりフレーム５の表面に
ダイボンドする。導電性材料を用いるのは、メモリＬＳ
ＩがＶｌｌ＆電圧を内部発生させフレーム５が負電圧と
なるため、導電性を重視する必要があるからである。次
に、フレーム５の裏面にチップ（デカップリングコンデ
ンサ）１０をエポキシボンディングなど熱部えなくても
良い方法によりダイボンドする。このとき、エポキシは
非導電性のものがよい。メモリＬＳＩで発生する負電圧
がチップ（デカップリングコンデンサ）１０に影響を及
ぼすことを避けるためである。しかし、負電圧の影響が
大きな問題にならなければ、エポキシは導電性材料であ
ってもよい。次に、従来と同様に、チップ６とフレーム
５とを超音波などを用いてＡＵワイヤ７によりワイヤボ
ンディングする。このあと、フレーム５を逆に、チップ
１０とフレーム５とを超音波などを用いてＡＬＩワイヤ
７によりワイヤボンディングする。このとき、ワイヤボ
ンディングはチップ１０のＶｃｃとＶｓ、に対して行な
えばよい。この工程以降は、従来と同様にモールド樹脂
８によりチップ６，１ｏをコートし、リードをカットし
て曲げると従来のＰＣＣと同一形状でかつデカップリン
グコンデンサが組み込まれたＰＣＣ３０ができ上がる。
ダイボンドなどの導電性材料によりフレーム５の表面に
ダイボンドする。導電性材料を用いるのは、メモリＬＳ
ＩがＶｌｌ＆電圧を内部発生させフレーム５が負電圧と
なるため、導電性を重視する必要があるからである。次
に、フレーム５の裏面にチップ（デカップリングコンデ
ンサ）１０をエポキシボンディングなど熱部えなくても
良い方法によりダイボンドする。このとき、エポキシは
非導電性のものがよい。メモリＬＳＩで発生する負電圧
がチップ（デカップリングコンデンサ）１０に影響を及
ぼすことを避けるためである。しかし、負電圧の影響が
大きな問題にならなければ、エポキシは導電性材料であ
ってもよい。次に、従来と同様に、チップ６とフレーム
５とを超音波などを用いてＡＵワイヤ７によりワイヤボ
ンディングする。このあと、フレーム５を逆に、チップ
１０とフレーム５とを超音波などを用いてＡＬＩワイヤ
７によりワイヤボンディングする。このとき、ワイヤボ
ンディングはチップ１０のＶｃｃとＶｓ、に対して行な
えばよい。この工程以降は、従来と同様にモールド樹脂
８によりチップ６，１ｏをコートし、リードをカットし
て曲げると従来のＰＣＣと同一形状でかつデカップリン
グコンデンサが組み込まれたＰＣＣ３０ができ上がる。
ここで、２は曲げられた状態のリードを示している。
第２図は、第１図のチップ（デカップリングコンデンサ
）１０の構造の一例を示す断面図である。
）１０の構造の一例を示す断面図である。
図において、チップ１０は、０．１μＦ以上の容量値と
なるようなコンデンサでよいので微細加工の必要性はな
い。チップ１０は、Ｐ形シリコン基板１１と、この基板
上に形成される素子間分離領ｌｉｔ！１２と、この基板
上に形成され電極となるＮ＋形拡散履１３と、このＮ＋
形拡散層上に形成される第１醒化膜１４と、この第１酸
化膜上に形成され電極となる第１ポリシリコン膜１５と
、この第１ポリシリコン膜上に形成される第２酸化膜１
６と、この第２酸化幌上に形成され電極となる第２ポリ
シリコン摸１７とから構成されており、たとえば、第１
ポリシリコン１１５の電極はＶ、。
なるようなコンデンサでよいので微細加工の必要性はな
い。チップ１０は、Ｐ形シリコン基板１１と、この基板
上に形成される素子間分離領ｌｉｔ！１２と、この基板
上に形成され電極となるＮ＋形拡散履１３と、このＮ＋
形拡散層上に形成される第１醒化膜１４と、この第１酸
化膜上に形成され電極となる第１ポリシリコン膜１５と
、この第１ポリシリコン膜上に形成される第２酸化膜１
６と、この第２酸化幌上に形成され電極となる第２ポリ
シリコン摸１７とから構成されており、たとえば、第１
ポリシリコン１１５の電極はＶ、。
（電源）に接続され、Ｎ＋形拡散＠１３の電極と第２ポ
リシリコン膜１７の電極とはＶ３．（グランドレベル）
に接続されている。このような構造により、Ｖ、ｓｃと
ｖ９．に大きな容量を作ることができる。ここで、たと
えば第１酸化Ｍ！Ａ１４の膜厚を１００Ａ、その面積を
４ ｎ＋＋ａｘ Ｂ ｍｍとすれば、約０．１５μＦの
容量のデカップリングコンデンサを作ることができる。
リシリコン膜１７の電極とはＶ３．（グランドレベル）
に接続されている。このような構造により、Ｖ、ｓｃと
ｖ９．に大きな容量を作ることができる。ここで、たと
えば第１酸化Ｍ！Ａ１４の膜厚を１００Ａ、その面積を
４ ｎ＋＋ａｘ Ｂ ｍｍとすれば、約０．１５μＦの
容量のデカップリングコンデンサを作ることができる。
以上のようにして得られたＰＣＣ３０は、外形上は従来
のＰＣＣと全く同様であり、かつ外付けのデカツブリン
グコデンサを必要としないので、表面実装型半導体装置
の実装方法が非常に簡単になるばかりでなく、実装密度
もより向上し信頼性の向上も期待できる。
のＰＣＣと全く同様であり、かつ外付けのデカツブリン
グコデンサを必要としないので、表面実装型半導体装置
の実装方法が非常に簡単になるばかりでなく、実装密度
もより向上し信頼性の向上も期待できる。
なお、上記実施例においてフレーム５の裏面に取付ける
チップ１０は、半導体チップに限定されるものではなく
、市販されているコンデンサであってもよい。
チップ１０は、半導体チップに限定されるものではなく
、市販されているコンデンサであってもよい。
また、上記実施例では、表面実装型デバイスとしてＰＣ
Ｃを用いる場合について示したが、この発明はＰＣＣを
用い゛る場合に限定されるものではなく、表面実装型デ
バイスであれば、ＳＯＪ、ＳＯＰなどのようなパッケー
ジにも適用できることは言うまでもない。
Ｃを用いる場合について示したが、この発明はＰＣＣを
用い゛る場合に限定されるものではなく、表面実装型デ
バイスであれば、ＳＯＪ、ＳＯＰなどのようなパッケー
ジにも適用できることは言うまでもない。
［弁明の効果］
以上のようにこの発明によれば、表面実装型半導体装置
において、該表面実装型半導体装置に外付けする電源電
圧平滑用コンデンサを該表面実装型半導体装置のパッケ
ージ内に組み込むようにしたので、実装方法が非常に簡
単になるとともに、実装密度および信頼性を向上させる
ことができる半導体装置を得ることができる。
において、該表面実装型半導体装置に外付けする電源電
圧平滑用コンデンサを該表面実装型半導体装置のパッケ
ージ内に組み込むようにしたので、実装方法が非常に簡
単になるとともに、実装密度および信頼性を向上させる
ことができる半導体装置を得ることができる。
第１図は、この発明の実施例であるＦＣＣの構造を示す
断面図である。 第２図は、第１図のチップ〈デカップリングコンデンサ
）の構造の一例を示す断面図である。 第３図（ａ＞、（ｂ）は、高！度実装のために製品化さ
れたメモリモジュールの例を示す外形図である。 第４図は、従来のＰＣＣの構造を示す断面図である。 図において、１は基板、２はリード、３．３０はＰＣＣ
１４はデカップリングコンデンサ、５はフレーム、６．
１０はチップ、７はＡｕワイヤ、８はモールド樹脂、１
１はＰ形シリコン！！仮、１２は素子量分Ｎｉ領域、１
３はＮ＋形形成散層１４は第１１化膜、１５は第１ポリ
シリコン膜、１６は第２酸イし膜、１７は第２ポリシリ
コン膜である。 なお、各図中同一符号は同一または相当部分を示す。 第１図 第２図
断面図である。 第２図は、第１図のチップ〈デカップリングコンデンサ
）の構造の一例を示す断面図である。 第３図（ａ＞、（ｂ）は、高！度実装のために製品化さ
れたメモリモジュールの例を示す外形図である。 第４図は、従来のＰＣＣの構造を示す断面図である。 図において、１は基板、２はリード、３．３０はＰＣＣ
１４はデカップリングコンデンサ、５はフレーム、６．
１０はチップ、７はＡｕワイヤ、８はモールド樹脂、１
１はＰ形シリコン！！仮、１２は素子量分Ｎｉ領域、１
３はＮ＋形形成散層１４は第１１化膜、１５は第１ポリ
シリコン膜、１６は第２酸イし膜、１７は第２ポリシリ
コン膜である。 なお、各図中同一符号は同一または相当部分を示す。 第１図 第２図
Claims (3)
- （１）表面実装型半導体装置において、該表面実装型半
導体装置に外付けする電源電圧平滑用コンデンサを該表
面実装型半導体装置のパッケージ内に組み込んだことを
特徴とする半導体装置。 - （２）半導体メモリチップをフレームの一方面にダイボ
ンドし、前記コンデンサを前記フレームの他方面にダイ
ボンドする特許請求の範囲第１項記載の半導体装置。 - （３）前記コンデンサは、酸化膜と、ポリシリコン膜か
らなる電極と、拡散層とを含む特許請求の範囲第２項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60219395A JPS6278864A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60219395A JPS6278864A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6278864A true JPS6278864A (ja) | 1987-04-11 |
Family
ID=16734740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60219395A Pending JPS6278864A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6278864A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001094040A (ja) * | 1999-09-22 | 2001-04-06 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1985
- 1985-09-30 JP JP60219395A patent/JPS6278864A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001094040A (ja) * | 1999-09-22 | 2001-04-06 | Hitachi Ltd | 半導体装置およびその製造方法 |
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