JPS6278910A - ゲ−ト走行時間の温度特性補償回路 - Google Patents
ゲ−ト走行時間の温度特性補償回路Info
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- JPS6278910A JPS6278910A JP61225762A JP22576286A JPS6278910A JP S6278910 A JPS6278910 A JP S6278910A JP 61225762 A JP61225762 A JP 61225762A JP 22576286 A JP22576286 A JP 22576286A JP S6278910 A JPS6278910 A JP S6278910A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
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- Amplifiers (AREA)
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- Pulse Circuits (AREA)
- Electronic Switches (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、入力信号を供給するための信号入力端、信号
出力端、遅延ゲートおよびマルチプレクサを備えたゲー
ト走行時間の温度特性補償回路に関する。
出力端、遅延ゲートおよびマルチプレクサを備えたゲー
ト走行時間の温度特性補償回路に関する。
ｖｋ積化されたスイッチ回路における信号走行時間は正
の温度特性を有し、即ち温度上昇にともないチップ温度
の上昇により走行時間が長くなる。
の温度特性を有し、即ち温度上昇にともないチップ温度
の上昇により走行時間が長くなる。
この特性は、例えばゲート、増幅器、フリツプフロップ
の如き集積回路のすべての機能素子に関係する。正の温
度特性は、軌道抵抗、阻止層キャパシタンスの正の温度
特性によりその結果によるＲＣ時定数および遷移時間の
増大にともなって生じる。
の如き集積回路のすべての機能素子に関係する。正の温
度特性は、軌道抵抗、阻止層キャパシタンスの正の温度
特性によりその結果によるＲＣ時定数および遷移時間の
増大にともなって生じる。
ゲート当りの走行時間増大は約０〜７０℃の低い温度範
囲では０．２％／にであり、１００℃以上のｉｉ［１囲
では約０．５％／Ｋに上昇する。
囲では０．２％／にであり、１００℃以上のｉｉ［１囲
では約０．５％／Ｋに上昇する。
したがって１回路は一般に、温度上昇にともなって生じ
る信号の位相変化および走行時間差がなおも許容できる
ように設計される。あるいはその代わりとして、同じ走
行時間および同じ位相変化が生じるように、信号路が付
加的なグー）にて調整される。それにより正の温度特性
の補償は行えない。
る信号の位相変化および走行時間差がなおも許容できる
ように設計される。あるいはその代わりとして、同じ走
行時間および同じ位相変化が生じるように、信号路が付
加的なグー）にて調整される。それにより正の温度特性
の補償は行えない。
識別ユニットの例でｗＪ３図に信号タイムチャートおよ
びクロンク信号によって行われる時間識別への温度影響
を示す。識別ユニットのデータ入力端におけるデータ信
号Ｄａから内部および外部の回路を介してクロツクが再
生される。クロック再生、フィルタおよび増幅器を介し
て、クロックが選別されて、データ入力端にデータ信号
Ｄ８を印加される識別フリップフロップのクロック入力
端に与えられる。クロック再生のための内部および外部
の回路のそれぞれは正の温度特性を有する。
びクロンク信号によって行われる時間識別への温度影響
を示す。識別ユニットのデータ入力端におけるデータ信
号Ｄａから内部および外部の回路を介してクロツクが再
生される。クロック再生、フィルタおよび増幅器を介し
て、クロックが選別されて、データ入力端にデータ信号
Ｄ８を印加される識別フリップフロップのクロック入力
端に与えられる。クロック再生のための内部および外部
の回路のそれぞれは正の温度特性を有する。
識別ユニットのデータ入力端から判定フリップフロップ
のクロック入力端へのクロック（ｉ号通路の温度特性が
大きいほど、固定のデータ信号に対する識別点が一層強
く変化する。第３図にしたがって識別点１ｅをクロック
信号ＴＳの立下がりエツジによって与えようとする場合
に、この時点は低い温度ではエリ速い走行時間にしたが
って早い時点へずれ、これに対して高い温度では再生さ
れたクロック信号ＴＳの高い走行時間によって遅れた時
点へずれる。
のクロック入力端へのクロック（ｉ号通路の温度特性が
大きいほど、固定のデータ信号に対する識別点が一層強
く変化する。第３図にしたがって識別点１ｅをクロック
信号ＴＳの立下がりエツジによって与えようとする場合
に、この時点は低い温度ではエリ速い走行時間にしたが
って早い時点へずれ、これに対して高い温度では再生さ
れたクロック信号ＴＳの高い走行時間によって遅れた時
点へずれる。
（発明が解決しようとする間靭点〕
＠別フリンプフロツブのデータ入力端の前に、クロック
再生およびクロック選別に必要な回路と同じ走行時間お
よび同じ温度特性全頁する付１的なゲート？接続するこ
とは、回路技Ｗｉ費用が高師になるという欠点を有する
。
再生およびクロック選別に必要な回路と同じ走行時間お
よび同じ温度特性全頁する付１的なゲート？接続するこ
とは、回路技Ｗｉ費用が高師になるという欠点を有する
。
本発明の目的は、ゲート走行時間の温度特性の補償のた
めに負の温度特性を備えた回路装置？提供することにあ
る。
めに負の温度特性を備えた回路装置？提供することにあ
る。
上記目的は本発明によれば、入力信号？供給するための
４５号入力端、信号出力端、遅延ゲートおよびマルチプ
レクサを備えたゲート走行時間の温度特性補償回路にお
いて、マルチプレクサの一層の入力端は直接的に、マル
チプレクサの他方の入力端は遅延ゲートを介して（８号
入力端と接続し、マルチプレクサの出力端は信号出力端
と接続し。
４５号入力端、信号出力端、遅延ゲートおよびマルチプ
レクサを備えたゲート走行時間の温度特性補償回路にお
いて、マルチプレクサの一層の入力端は直接的に、マル
チプレクサの他方の入力端は遅延ゲートを介して（８号
入力端と接続し、マルチプレクサの出力端は信号出力端
と接続し。
マルチプレクサの制御は、温度に依存して１人力信号が
低い温度範囲では遅延されて、高い温度範囲では）！！
延されずに、その中間の温度範囲では遅延と遅延なしと
を混合されて信号出力端に到達するように行うことによ
って達成される。
低い温度範囲では遅延されて、高い温度範囲では）！！
延されずに、その中間の温度範囲では遅延と遅延なしと
を混合されて信号出力端に到達するように行うことによ
って達成される。
し実施例〕
以下５図面を参照しながら本発明１に実施例について更
に詳細に説明する。
に詳細に説明する。
第１図によれば、本発明による回路装置は温度制御され
るマルチプレクサＭＬＩＸＴおよび遅延ゲー）ＧＤχ有
する。温度制御されるマルチプレクサＭ ［ＩＸ Ｔは
割引入力端ＴＢにおける温度信号を介して制御される。
るマルチプレクサＭＬＩＸＴおよび遅延ゲー）ＧＤχ有
する。温度制御されるマルチプレクサＭ ［ＩＸ Ｔは
割引入力端ＴＢにおける温度信号を介して制御される。
処理すべき信号は回路装置の信号入力端Ｂに印加される
。この信号入力端Ｅは、割引入力端ＴＥのロジック「Ｉ
」に対応するマルチプレクサ入力端とは直接に接続され
、割引入力端ＴＦｉのロジック「０」に対応するマルチ
プレクサ入力端とは遅延ゲー）ＯＤＹ介して接続されて
いる。本発明による回路装置の出力端Ａ？なすのはマル
チブレクチの出力端である。
。この信号入力端Ｅは、割引入力端ＴＥのロジック「Ｉ
」に対応するマルチプレクサ入力端とは直接に接続され
、割引入力端ＴＦｉのロジック「０」に対応するマルチ
プレクサ入力端とは遅延ゲー）ＯＤＹ介して接続されて
いる。本発明による回路装置の出力端Ａ？なすのはマル
チブレクチの出力端である。
本発明にしたがって、処理すべき（Ｎ号は分割され、温
度制砒されるマルチプレクサＭ ＩＩ Ｘ Ｔの入力端
に一層では遅延されて他方では遅延されないで導かれる
。マルチプレクサは、低温時には走行時間が人工的に遅
延され、遅延された信号は出力端に接続される。これに
対して高温時には遅延されない信号が出力端に接続され
る。移行範囲もしくは平均温度範囲においては遅延され
た４ｇ号と遅延されない信号とが混合されて出力端に接
続される。この動作全第１図ａの関数表に示す。この表
は温度Ｔに依存してそれぞれ出力端Ａに接続されるマル
チブレクｆ ＩＴＩＩＩＸＴの入力端を示す。
度制砒されるマルチプレクサＭ ＩＩ Ｘ Ｔの入力端
に一層では遅延されて他方では遅延されないで導かれる
。マルチプレクサは、低温時には走行時間が人工的に遅
延され、遅延された信号は出力端に接続される。これに
対して高温時には遅延されない信号が出力端に接続され
る。移行範囲もしくは平均温度範囲においては遅延され
た４ｇ号と遅延されない信号とが混合されて出力端に接
続される。この動作全第１図ａの関数表に示す。この表
は温度Ｔに依存してそれぞれ出力端Ａに接続されるマル
チブレクｆ ＩＴＩＩＩＸＴの入力端を示す。
畠度制御されるマルチプレクサＭ ＩＩ ＸＴの切替え
はそれが全体の運転温度範囲にわたって行われるように
線形化されている。この範囲内にＡ！延された信号と遅
延されない信号とが混合される移行範囲もあるので、５
００ ＭＨｚ以下では正弦波信号のみ全処理し、これに
対してその局波数以上ではパルスも処理することができ
る。それゆえ、正規の高速のゲート走行時間の場合には
遅延されたイｇ号がマルテブレクｆＭＩＩＸＴの出力＠
Ａに伝達され、より大きなゲート走行時間の場合には遅
延されない信号がマルチプレクサＭｔＪＸＴの出力端Ａ
に伝達されることによって負の温度特性も生じる。第２
図による例では本発明による回路装置がクロックの再生
および選別のためのクロック通路内にあるとよい。
はそれが全体の運転温度範囲にわたって行われるように
線形化されている。この範囲内にＡ！延された信号と遅
延されない信号とが混合される移行範囲もあるので、５
００ ＭＨｚ以下では正弦波信号のみ全処理し、これに
対してその局波数以上ではパルスも処理することができ
る。それゆえ、正規の高速のゲート走行時間の場合には
遅延されたイｇ号がマルテブレクｆＭＩＩＸＴの出力＠
Ａに伝達され、より大きなゲート走行時間の場合には遅
延されない信号がマルチプレクサＭｔＪＸＴの出力端Ａ
に伝達されることによって負の温度特性も生じる。第２
図による例では本発明による回路装置がクロックの再生
および選別のためのクロック通路内にあるとよい。
第２図は第１因による回路の具体的な実施例を示す。こ
の回路はＢＣＬ技術で実施されていて、供給＊ｍの極Ｖ
ＣＣおよびｖｇｇに接続される。
の回路はＢＣＬ技術で実施されていて、供給＊ｍの極Ｖ
ＣＣおよびｖｇｇに接続される。
処理すべき信号は相補形式にて、即ち反転および非反転
にて信号入力＠Ｂおよび百にて入力される。両信号入力
端は２つの差動増幅器ＤＶおよび１）Ｖ２の入力端と並
列接続されている。差動増幅器ＤＶｌｉ’構成するトラ
ンジスタのコレクタは両負荷抵抗ＲＶ１．ＲＶ２ｆ介し
て供給電圧源の正極ｖＣＣに接続されている。差動増幅
器ＤＶの両出力端は後段の差動増幅器ＤＶｊの入力端に
導かれている。
にて信号入力＠Ｂおよび百にて入力される。両信号入力
端は２つの差動増幅器ＤＶおよび１）Ｖ２の入力端と並
列接続されている。差動増幅器ＤＶｌｉ’構成するトラ
ンジスタのコレクタは両負荷抵抗ＲＶ１．ＲＶ２ｆ介し
て供給電圧源の正極ｖＣＣに接続されている。差動増幅
器ＤＶの両出力端は後段の差動増幅器ＤＶｊの入力端に
導かれている。
両差動増幅器ＤＶ １． ＤＶ ２のそれぞれの出力
端は並列に接続されて、両負荷抵抗ＲＡ１、Ｒ人２を介
して供給電圧源の正極ＶＣＣに接続されている。同時に
差動増幅器ＤＶ１、ＤＶ２のトランジスタのうち反転信
号入力端に属するトランジスタのコレクタは信号出力端
＾を形成し、差動増幅器ＤＶ１、ＤＶ２のトランジスタ
のうち負荷抵抗ＲＡＩに接続されているトランジスタの
コレクタは反転信号出力端Ａｔ’形成している。その場
合に差動増幅器ＤＶ２のトランジスタのうち非反転出力
端Ａに接続されているトランジスタは差動増幅器ＤＶの
非反転信号入力端Ｅ側のトランジスタの出力によって制
御される。
端は並列に接続されて、両負荷抵抗ＲＡ１、Ｒ人２を介
して供給電圧源の正極ＶＣＣに接続されている。同時に
差動増幅器ＤＶ１、ＤＶ２のトランジスタのうち反転信
号入力端に属するトランジスタのコレクタは信号出力端
＾を形成し、差動増幅器ＤＶ１、ＤＶ２のトランジスタ
のうち負荷抵抗ＲＡＩに接続されているトランジスタの
コレクタは反転信号出力端Ａｔ’形成している。その場
合に差動増幅器ＤＶ２のトランジスタのうち非反転出力
端Ａに接続されているトランジスタは差動増幅器ＤＶの
非反転信号入力端Ｅ側のトランジスタの出力によって制
御される。
３つの差動増幅器Ｄｖ、Ｄ■１．Ｄｖ２のエミッタは直
接互いシニ接続されている。差動増幅器ＤＶのエミッタ
は電流源８Ｖ’を介して供給電圧源の負極ＶＢＨに接続
されている。差動増幅器ｐＶｌ −のエミッタはトラン
ジスタＴ１のコレクタに接続され、差動増幅器ＤＶ２の
エミッタはトランジスタＴ２のコレクタに接続されてい
る。両トランジスタＴ１およびＴ２は別の差動増幅器を
構成し、これのエミッタ）ま電ｆｆ１ｊ１％８Ｄｔ−介
して供給電圧源の負極ＶｇＢに接続されている。第２図
によれば、トランジスタで１のエミッタとＭ！Ｌ＠ｆｉ
＊ｓＤとの間に抵抗ＲＬが挿入されている。
接互いシニ接続されている。差動増幅器ＤＶのエミッタ
は電流源８Ｖ’を介して供給電圧源の負極ＶＢＨに接続
されている。差動増幅器ｐＶｌ −のエミッタはトラン
ジスタＴ１のコレクタに接続され、差動増幅器ＤＶ２の
エミッタはトランジスタＴ２のコレクタに接続されてい
る。両トランジスタＴ１およびＴ２は別の差動増幅器を
構成し、これのエミッタ）ま電ｆｆ１ｊ１％８Ｄｔ−介
して供給電圧源の負極ＶｇＢに接続されている。第２図
によれば、トランジスタで１のエミッタとＭ！Ｌ＠ｆｉ
＊ｓＤとの間に抵抗ＲＬが挿入されている。
供給電圧源の正極ＶＣＣと負極ＶＨＢとの間に、２つの
ダイオードＤ１、Ｄ２と抵抗Ｒとｌｌ流源Ｓ１との直タ
リ回路が接続されている。トランジスタで１のベースは
抵抗Ｒと電ｔｌｌｔ＃８ｓとの接続点に接続されている
。抵抗ＲとダイオードＤ２との接続点からダイオードＤ
と電／ｉｆｆ源Ｓ２との直列回路が供給電圧源の負極Ｖ
ＥＲに導かれている。トランジスタＴ２のベースはダイ
オードＤと′峨流源Ｓ２との接続点に接続されている。
ダイオードＤ１、Ｄ２と抵抗Ｒとｌｌ流源Ｓ１との直タ
リ回路が接続されている。トランジスタで１のベースは
抵抗Ｒと電ｔｌｌｔ＃８ｓとの接続点に接続されている
。抵抗ＲとダイオードＤ２との接続点からダイオードＤ
と電／ｉｆｆ源Ｓ２との直列回路が供給電圧源の負極Ｖ
ＥＲに導かれている。トランジスタＴ２のベースはダイ
オードＤと′峨流源Ｓ２との接続点に接続されている。
電流源８Ｖ。
＋９１．８２，８Ｄは通常の如くエミッタ抵抗付きまた
はエミッタ抵抗なしで月つペースラミ圧、特に共通のベ
ース電圧によって制御されるトランジスタの出力回路に
より構成される。
はエミッタ抵抗なしで月つペースラミ圧、特に共通のベ
ース電圧によって制御されるトランジスタの出力回路に
より構成される。
差動増幅器ＤＶからなるゲートは４ｇ号遅延に役立つ。
伸延時間の変更は負荷抵抗ＲＶ１、ＲＶ２により行うこ
とができる。遅延された信号は、トランジスタＴＩと共
にＡＮＤゲートを構成する差動増幅器ＤＶＩの入力端砿
二達する。遅延されない信号は上記遅延ゲートのほかに
差動増幅器ＤＶ２に達する。差動増幅器ＤＶ２はトラン
ジスタで２と共にＡＮＤゲートを構成する。直列ゲート
形式で実現された両ＡＮＤゲートはそれぞれの出力端並
列接続形式のＯＲ結合を介して出力端に接続される。
とができる。遅延された信号は、トランジスタＴＩと共
にＡＮＤゲートを構成する差動増幅器ＤＶＩの入力端砿
二達する。遅延されない信号は上記遅延ゲートのほかに
差動増幅器ＤＶ２に達する。差動増幅器ＤＶ２はトラン
ジスタで２と共にＡＮＤゲートを構成する。直列ゲート
形式で実現された両ＡＮＤゲートはそれぞれの出力端並
列接続形式のＯＲ結合を介して出力端に接続される。
マルチプレフナの熱的な切替えは抵抗ＲとダイオードＤ
との逆の電圧温度特性により行われる。
との逆の電圧温度特性により行われる。
低い温度では抵抗Ｒの電圧降下が小さく、ダイオードの
閾電圧が比較的大きいので、主としてトランジスタＴ１
が導通し、それにより遅延された信号が出力端Ａもしく
はＸｌ；伝達される。抵抗只の正の温度係数により抵抗
只の電圧降下は温度上昇にともなって大きくなり、これ
に剌して同時にダイオードＤの閾電圧はそれの負の温度
係数により低下する。それによりますますトランジスタ
Ｔ１からトランジスタＴ２へ切り替わり、遅延されてい
ない人力信号が差動増幅器ＤＶＺを介して出力端に到達
する。その場合に切替え範囲のための移行特性曲線は、
切替えのためにできるだけ広い温度範囲を得るように抵
抗ＲＬによりぬ線化される。
閾電圧が比較的大きいので、主としてトランジスタＴ１
が導通し、それにより遅延された信号が出力端Ａもしく
はＸｌ；伝達される。抵抗只の正の温度係数により抵抗
只の電圧降下は温度上昇にともなって大きくなり、これ
に剌して同時にダイオードＤの閾電圧はそれの負の温度
係数により低下する。それによりますますトランジスタ
Ｔ１からトランジスタＴ２へ切り替わり、遅延されてい
ない人力信号が差動増幅器ＤＶＺを介して出力端に到達
する。その場合に切替え範囲のための移行特性曲線は、
切替えのためにできるだけ広い温度範囲を得るように抵
抗ＲＬによりぬ線化される。
ダイオードＤ１およびＤ２は、差動増幅器ＤＶ、ＤＶ１
、ＤＶ２によって構成される崗タリゲート段へのトラン
ジスタＴ１およびＴ２によって構成される直列ゲート段
の電圧レベル適合化に役立つ。
、ＤＶ２によって構成される崗タリゲート段へのトラン
ジスタＴ１およびＴ２によって構成される直列ゲート段
の電圧レベル適合化に役立つ。
以上のように、本発明によれば、マルチプレクサの一方
の入力端は直接的に、マルチプレクサの他方の入力端は
遅延ゲートｖ介して信号入力端と接続し、マルチプレク
サの出力端は信号出力端と接続し、マルチプレクサの制
御は、１品反に依存して、入力信号が低い温度範囲では
遅延されて、高い温度範囲では遅延されずに、その中間
のｌ温度範囲では遅延と遅延なしと？混合されて信号出
力端に到達するように行うことによって、ゲート走行時
間の温度特性の補償ＶＩＩ＆ｌ単で安価な回路手段で行
うことができる。
の入力端は直接的に、マルチプレクサの他方の入力端は
遅延ゲートｖ介して信号入力端と接続し、マルチプレク
サの出力端は信号出力端と接続し、マルチプレクサの制
御は、１品反に依存して、入力信号が低い温度範囲では
遅延されて、高い温度範囲では遅延されずに、その中間
のｌ温度範囲では遅延と遅延なしと？混合されて信号出
力端に到達するように行うことによって、ゲート走行時
間の温度特性の補償ＶＩＩ＆ｌ単で安価な回路手段で行
うことができる。
４１図は本発明による回路の実施例？示すブロック図、
第１図ａは第１図の回路の動作説明図、′ｇｉＩＪ２図
は９４４１図による回路の具体的実施例？示す回路図、
第３図は従来の技術の問題点を説明するためのタイムチ
ャートである。 Ｅ、百・・・信号入力端、 人、χ・・・信号出力端、
ＴＥ・・・制御入力端、 ＭｔｌＸＴ・・・マルチブレ
クｆ、 ＯＤ−・−遅延ケート、 ＤＶ、ＤＶ＋、
ＤＶ２−−−差動増幅器、 ３ｖ、 ｓｘ、 ８２．
８Ｄ ・−’Ｍｌ流諒、ＲＶ１、ＲＶ２．ＲＡ１、ＲＡ
２−−・負荷抵抗。 １ｈ１１８）代１八ヲ［埋土゛扇村 譚 ２−′、−゛
乙１ ＦＩＧ３ ＦＩＧ Ｉ Ｆｇ（１１αＩＧ ２
第１図ａは第１図の回路の動作説明図、′ｇｉＩＪ２図
は９４４１図による回路の具体的実施例？示す回路図、
第３図は従来の技術の問題点を説明するためのタイムチ
ャートである。 Ｅ、百・・・信号入力端、 人、χ・・・信号出力端、
ＴＥ・・・制御入力端、 ＭｔｌＸＴ・・・マルチブレ
クｆ、 ＯＤ−・−遅延ケート、 ＤＶ、ＤＶ＋、
ＤＶ２−−−差動増幅器、 ３ｖ、 ｓｘ、 ８２．
８Ｄ ・−’Ｍｌ流諒、ＲＶ１、ＲＶ２．ＲＡ１、ＲＡ
２−−・負荷抵抗。 １ｈ１１８）代１八ヲ［埋土゛扇村 譚 ２−′、−゛
乙１ ＦＩＧ３ ＦＩＧ Ｉ Ｆｇ（１１αＩＧ ２
Claims (1)
- 【特許請求の範囲】 １）入力信号を供給するための信号入力端（Ｅ；Ｅ、■
）、信号出力端（Ａ；Ａ、■）、遅延ゲート（ＧＤ：Ｄ
Ｖ、ＳＶ、ＲＶ１、ＲＶ２）およびマルチプレクサ（Ｍ
ＵＸＴ）を備えたゲート定行時間の温度特性補償回路に
おいて、マルチプレクサ（ＭＵＸＴ）の一方の入力端は
直接に、マルチプレクサ（ＭＵＸＴ）の他方の入力端は
遅延ゲート（ＧＤ；ＤＶ、ＳＶ、ＲＶ１、ＲＶ２）を介
して信号入力端（Ｅ；Ｅ、■）と、マルチプレクサ（Ｍ
ＵＸＴ）の出力端は信号出力端（Ａ；Ａ、■）と接続し
、マルチプレクサ（ＭＵＸＴ）の制御は、一度に依存し
て、入力信号が低い温度範囲では遅延されて、高い温度
範囲では遅延されずに、その中間の温度範囲では遅延と
遅延なしとを混合されて信号出力端（Ａ；Ａ、■）に到
達するように行うことを特徴とするゲート走行時間の温
度特性補償回路。 ２）温度依存制御されるマルチプレクサ（ＭＵＸＴ）は
それぞれの出力回路を並列接続された第１および第２の
差動増幅器（ＤＶ１、ＤＶ２）からなり、両差動増幅器
は第３の差動増幅器（Ｔ１、Ｔ２）のそれぞれ別々の出
力回路中に接続されていて、この第３の差動増幅器の両
入力端は逆温度特性を有する電圧によってそれぞれ制御
されることを特徴とする特許請求の範囲第１項記載のゲ
ート走行時間の温度特性補償回路。 ３）前記第３の差動増幅器（Ｔ１、Ｔ２）の入力端は抵
抗（Ｒ）およびダイオード（Ｄ）を介して制御されるこ
とを特徴とする特許請求の範囲第１項または第２項記載
のゲート走行時間の温度特性補償回路。 ４）前記第３の差動増幅器（Ｔ１、Ｔ２）の入力端は、
抵抗（Ｒ）と電流源（Ｓｉ）との直列回路の中間接続点
、並びにダイオード（Ｄ）と電流源（Ｓ２）との直列回
路の中間接続点に接続されていて、前記両直列回路は電
圧源（ＶＣＣ、ＶＥＥ）に並列に接続されていることを
特徴とする特許請求の範囲第１項乃至第３項の一つに記
載のゲート走行時間の温度特性補償回路。 ５）第１および第２の差動増幅器（ＤＶ１、ＤＶ２）は
エミッタ結合されて、エミッタを一括されて電流源（Ｓ
Ｄ）に接続されている第３の差動増幅器（Ｔ１、Ｔ２）
のコレクタ回路中に接続されていることを特徴とする特
許請求の範囲第１項乃至第４項の一つに記載のゲート走
行時間の温度特性補償回路。 ６）第３の差動増幅器（Ｔ１、Ｔ２）の一方のエミッタ
は直接に、他方のエミッタは抵抗（ＲＬ）を介して、電
流源（ＳＤ）に接続されていることを特徴とする特許請
求の範囲第１項乃至第５項の一つに記載のゲート走行時
間の温度特性補償回路。 ７）出力回路中に負荷抵抗（ＲＶ１、ＲＶ２）を備えた
第４の差動増幅器（ＤＶ）が遅延ゲート（ＧＤ）をなす
ことを特徴とする特許請求の範囲第１項乃至第６項の一
つに記載のゲート走行時間の温度特性補償回路。 ８）第４の差動増幅器（ＤＶ）および第２の差動増幅器
（ＤＶ２）の入力端は相補形式の信号入力端（Ｅ、■）
と接続されていて、第１の差動増幅器（ＤＶ１）の入力
端は第４の差動増幅器（ＤＶ）の出力端によつて制御さ
れることを特徴とする特許請求の範囲第１項乃至第７項
の一つに記載のゲート走行時間の温度特性補償回路。 ９）それぞれの出力回路に並列に接続されている第１お
よび第２の差動増幅器（ＤＶ１、ＤＶ２）の出力端は相
補形式の信号出力端（Ａ、■）をなすことを特徴とする
特許請求の範囲第１項乃至第８項の一つに記載のゲート
走行時間の温度特性補償回路。 １０）温度制御されるマルチプレクサ（ＭＵＸＴ）はエ
ミッタ結合ロジックの直列ゲートからなり、該ゲートの
電位適合化はダイオード（ Ｄ１、Ｄ２）を介して行われることを特徴とする特許請
求の範囲第１項乃至第９項の一つに記載のゲート走行時
間の温度特性補償回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3534561.6 | 1985-09-27 | ||
| DE3534561 | 1985-09-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6278910A true JPS6278910A (ja) | 1987-04-11 |
Family
ID=6282157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225762A Pending JPS6278910A (ja) | 1985-09-27 | 1986-09-24 | ゲ−ト走行時間の温度特性補償回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4758740A (ja) |
| EP (1) | EP0220454B1 (ja) |
| JP (1) | JPS6278910A (ja) |
| AT (1) | ATE56326T1 (ja) |
| DE (1) | DE3673942D1 (ja) |
Cited By (1)
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| JPH04227314A (ja) * | 1990-04-16 | 1992-08-17 | Sony Tektronix Corp | デジタル遅延回路 |
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1986
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- 1986-09-15 EP EP86112707A patent/EP0220454B1/de not_active Expired - Lifetime
- 1986-09-15 DE DE8686112707T patent/DE3673942D1/de not_active Expired - Lifetime
- 1986-09-24 JP JP61225762A patent/JPS6278910A/ja active Pending
- 1986-09-29 US US06/913,410 patent/US4758740A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
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| EP0220454B1 (de) | 1990-09-05 |
| DE3673942D1 (de) | 1990-10-11 |
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