JPS6278920A - フアイア符号の符号化・復号化装置 - Google Patents
フアイア符号の符号化・復号化装置Info
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- JPS6278920A JPS6278920A JP21787685A JP21787685A JPS6278920A JP S6278920 A JPS6278920 A JP S6278920A JP 21787685 A JP21787685 A JP 21787685A JP 21787685 A JP21787685 A JP 21787685A JP S6278920 A JPS6278920 A JP S6278920A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ディスク制御装置などに好適なファイア符号
の符号化・復号化装置に関する。
の符号化・復号化装置に関する。
第５図はハードディスク装置で用いられるトラックフォ
ーマットの一例を示す説明図であるにのフォーマットは
、ディスクインタフェースＳ Ｔ ５０６ （Ｆｌｏｐ
ｐｙｌ ｉｋｅ ）仕様において一般的なものであり、
１セクタ当りのデータ容量は２５６バイト、１トラック
当りのセクタ数は３２である。なお、第５図において
、ｍｎ内は１６進数のビットパターンを０内の数値はバ
イト長を示しているＩＤフィールドの巡回冗長チェック
（ＣＲＣ）の基本的な複合装置を第６図に示す。この場
合の生成多項式ｇ （ｘ）はｘ ＋ｘ ＋ｘ ＋１
であり・この複合装置には、一方、ＤＡＴＡフィールド
の誤り訂正符号（ＥＣＣ”ｌの一般的な複合装置な＠７
ｐに示す。この複合装置は生成多項式ｇ （ｘ）＝ （
ｘ２＋１ ）（ｘ”＋ｘ２−＋ｌ ）に基づくものであ
り。
ーマットの一例を示す説明図であるにのフォーマットは
、ディスクインタフェースＳ Ｔ ５０６ （Ｆｌｏｐ
ｐｙｌ ｉｋｅ ）仕様において一般的なものであり、
１セクタ当りのデータ容量は２５６バイト、１トラック
当りのセクタ数は３２である。なお、第５図において
、ｍｎ内は１６進数のビットパターンを０内の数値はバ
イト長を示しているＩＤフィールドの巡回冗長チェック
（ＣＲＣ）の基本的な複合装置を第６図に示す。この場
合の生成多項式ｇ （ｘ）はｘ ＋ｘ ＋ｘ ＋１
であり・この複合装置には、一方、ＤＡＴＡフィールド
の誤り訂正符号（ＥＣＣ”ｌの一般的な複合装置な＠７
ｐに示す。この複合装置は生成多項式ｇ （ｘ）＝ （
ｘ２＋１ ）（ｘ”＋ｘ２−＋ｌ ）に基づくものであ
り。
Ｖ中の１〜３２はフィードバックシフトレジスタのそれ
ぞれ１〜３２段を示している。また、信号装置によって
得られるファイア符号の構成図である。
ぞれ１〜３２段を示している。また、信号装置によって
得られるファイア符号の構成図である。
一般に、生成多項式ｇ （ｘ）によるファイア符号の符
号長をｎピッ）、ｇ（ｘ）の次数をｅ、誤りパターンＢ
（ｘ）の次数をｍ、誤り位置を第ｉビットとすると、
受信符号Ｆ （ｘｌの入力終了時ではフィードバックシ
フトレジスタの内容Ｓ ’ ｆｘｌは。
号長をｎピッ）、ｇ（ｘ）の次数をｅ、誤りパターンＢ
（ｘ）の次数をｍ、誤り位置を第ｉビットとすると、
受信符号Ｆ （ｘｌの入力終了時ではフィードバックシ
フトレジスタの内容Ｓ ’ ｆｘｌは。
Ｓ’ｘ三ｘｅＦ（ｘ）三ｘｅ−ｘ’ −Ｂ（ｘ） （
ｍａｄ ｇ（ｘ） ）となる。誤りパターンを得るには
、この後で更に（ｎ−ｅ−ｉ）回のシフト操作が必要と
なる。
ｍａｄ ｇ（ｘ） ）となる。誤りパターンを得るには
、この後で更に（ｎ−ｅ−ｉ）回のシフト操作が必要と
なる。
このシフト操作によって得られるフィードバックシフト
レジスタの下位ｍ段が誤りパターンＢ（ｘ）。
レジスタの下位ｍ段が誤りパターンＢ（ｘ）。
Ｋ相当する。通常、訂り訂正符号は１１ビツト以内のバ
ーストエラーな検出、訂正するのに用いられる。
ーストエラーな検出、訂正するのに用いられる。
第７図で示した３２ビツトの誤り訂正符号の場合、符号
語の符号長は４２９８７であるのに対し。
語の符号長は４２９８７であるのに対し。
通常取り扱う符号のデータ長は２５６バイ） （２０４
８ビツト）である。従って、かかる従来の復号装置では
、非常に多大な復号時間を要し、はとんど実用的とは言
えない。
８ビツト）である。従って、かかる従来の復号装置では
、非常に多大な復号時間を要し、はとんど実用的とは言
えない。
こうした欠点を克服する方法のひとつとして。
中国人の剰余定理を用いた高速復号法があるが。
（たとえば、ＩＥＥＥ ＴＲＡ Ｎ５ＡＣＴＩＯＮＳ
ＯＮＩＮＦＯＲＭＡＴＩＯＮ ＴＨＥＥＲＹ 、Ｊ
ＡＮＵＡＲＹ１９６９ ）剰余定理を使って誤り位置を
求めるため・の演算機能を設けなければならないうえに
、装置自体が並列除算回路から成るため復号のみにしか
用いられず、符号装置を別に設けなければならない等の
欠点がある。
ＯＮＩＮＦＯＲＭＡＴＩＯＮ ＴＨＥＥＲＹ 、Ｊ
ＡＮＵＡＲＹ１９６９ ）剰余定理を使って誤り位置を
求めるため・の演算機能を設けなければならないうえに
、装置自体が並列除算回路から成るため復号のみにしか
用いられず、符号装置を別に設けなければならない等の
欠点がある。
その他に短縮化巡回符号復号法が考案されているが、（
たとえば、特開昭５８−１４７８０７号公報）この方法
では、符号長からデータ長を引いた差（αビット）を算
出し、受信符号Ｆ （ｘ）として補正多項式Ｐ （ｘｌ Ｐ（ｘ） ＝ ｘ” （ｍｏｄ ｇ（ｘ） ）を予め計
算しなければならないという面倒がある。
たとえば、特開昭５８−１４７８０７号公報）この方法
では、符号長からデータ長を引いた差（αビット）を算
出し、受信符号Ｆ （ｘ）として補正多項式Ｐ （ｘｌ Ｐ（ｘ） ＝ ｘ” （ｍｏｄ ｇ（ｘ） ）を予め計
算しなければならないという面倒がある。
本発明の目的は、符号、復号を行うことができるととも
に、受信符号上の誤りを高速に訂正でき、かつ、任意の
データ長の受信符号に対し適用できるファイア符号の符
号・復号方法を利用して１巡回冗長チェック及び誤り訂
正符号の回路を一つの直列除算回路で構成したファイア
符号の符号化・復号化装置を提供することにある。
に、受信符号上の誤りを高速に訂正でき、かつ、任意の
データ長の受信符号に対し適用できるファイア符号の符
号・復号方法を利用して１巡回冗長チェック及び誤り訂
正符号の回路を一つの直列除算回路で構成したファイア
符号の符号化・復号化装置を提供することにある。
この目的を達成するために１本発明はハードディスク装
置、フロッピーディスク装置等のデータ記憶装置のトラ
ックフォーマットには６巡回冗長チェック及び誤り訂正
符号が併用されるのが一般的であることに着目し１両者
の回路をフィードバックシフトレジスタ及びＥＥＲゲー
トを用いた一つの直列除算回路で構成し０巡回冗長チェ
ック回路として動作させる場合と誤り訂正符号回路とし
て動作させる場合とに選択可能とし、かつ、上記フィー
ドバックシフトレジスタを双方向にシフトできるように
することＫよって、ハードの物量を少なく、かつ高速に
復号できるようにした点に特徴がある。
置、フロッピーディスク装置等のデータ記憶装置のトラ
ックフォーマットには６巡回冗長チェック及び誤り訂正
符号が併用されるのが一般的であることに着目し１両者
の回路をフィードバックシフトレジスタ及びＥＥＲゲー
トを用いた一つの直列除算回路で構成し０巡回冗長チェ
ック回路として動作させる場合と誤り訂正符号回路とし
て動作させる場合とに選択可能とし、かつ、上記フィー
ドバックシフトレジスタを双方向にシフトできるように
することＫよって、ハードの物量を少なく、かつ高速に
復号できるようにした点に特徴がある。
以下１本発明の実施例を図面によって説明する。
演１図は本発明によるファイア符号の符号化・復号化装
置の一実施例を示す構成図であって。
置の一実施例を示す構成図であって。
１〜３２はフリップフロップ、４１〜４６はＥＯＲゲー
ト、 １０３ 、２０１はフィードバックライン、２
ｏ２は選択回路、２０３は選択制御信号である。
ト、 １０３ 、２０１はフィードバックライン、２
ｏ２は選択回路、２０３は選択制御信号である。
同図において、フリップフロップ１〜３２はフィードバ
ックシフトレジスタの各段を構成するものであり、これ
らフリ゛ノブフロップ１〜３２トＥ ＯＲ４１〜４４
、４６およびフィードパ゛ツクライン１０３で誤り訂正
符号回路が構峻されている。また、これらフリップフロ
ップ１〜３２のうちのハツチングして示す７リツプフロ
ツプ１７〜３２（これらは、順次（１）、・・・、（１
６）の符号で示す）は、 ′巡回冗長チェック回路
でのフィードバックシフトレジスタの各段であり、 Ｅ
ＯＲ４３、４５、４６およびフィードバックラインと
ともに巡回冗長チェック回路を構成している。
ックシフトレジスタの各段を構成するものであり、これ
らフリ゛ノブフロップ１〜３２トＥ ＯＲ４１〜４４
、４６およびフィードパ゛ツクライン１０３で誤り訂正
符号回路が構峻されている。また、これらフリップフロ
ップ１〜３２のうちのハツチングして示す７リツプフロ
ツプ１７〜３２（これらは、順次（１）、・・・、（１
６）の符号で示す）は、 ′巡回冗長チェック回路
でのフィードバックシフトレジスタの各段であり、 Ｅ
ＯＲ４３、４５、４６およびフィードバックラインと
ともに巡回冗長チェック回路を構成している。
倶り訂正符号のシフトは破線の矢印に沿って行われ６巡
回冗長チェック符号のシフトは実線゛の矢印に沿って行
われる。信号線１００から入力される受信符号が誤り訂
正符号である場合には。
回冗長チェック符号のシフトは実線゛の矢印に沿って行
われる。信号線１００から入力される受信符号が誤り訂
正符号である場合には。
破線矢印に浴う誤り訂正符号回路が選択され。
巡回冗長チェック符号である場合には、実線矢印に沿う
巡回冗長チェック回路が選択されるが。
巡回冗長チェック回路が選択されるが。
かかる選択は１選択制御信号２０３が供給される選択回
路２０２によって行われる。
路２０２によって行われる。
ここで、誤り訂正符号の生成多項式ｇ （ｘ）を。
ｇ（ｘ）＝ （ｘ２１＋１ ）（ｘ”＋ｘ２＋１ ）と
し１巡回冗長チェック符号の生成多項式ｇ （ｘ）を。
し１巡回冗長チェック符号の生成多項式ｇ （ｘ）を。
ｇｔｘ）−ｘ ＋ｘ ＋１
としているが２本発明はこれらの生成多項式のみに限定
されるものではない。
されるものではない。
この実施例では、誤り訂正符号回路を構成するフリップ
フロップの一部を巡回冗長チェック回路を構成するフリ
ップフロップに兼用し、１つの直列除算回路でもって誤
り訂正と巡回シックとを行えるようにしているものであ
る。
フロップの一部を巡回冗長チェック回路を構成するフリ
ップフロップに兼用し、１つの直列除算回路でもって誤
り訂正と巡回シックとを行えるようにしているものであ
る。
第１図における破線、実線の矢印は一方向のみを示して
いるが、誤り訂正符号回路の場合には、これとは逆方向
にもシフト可能としており。
いるが、誤り訂正符号回路の場合には、これとは逆方向
にもシフト可能としており。
これによって誤り訂正動作の高速化を実現する。
次に、この実施例の誤り訂正符号回路の場合について第
２図により説明するが、同図においては、第１図に対応
する部分には同一符号をっけ、かつ、破線矢印で示す方
向のシフトを順方向シフト、実線矢印で示す方向のシフ
トを逆方向シフトとる。また、１０４はフィードバック
ラインである（これは、筆１図では省略されている）。
２図により説明するが、同図においては、第１図に対応
する部分には同一符号をっけ、かつ、破線矢印で示す方
向のシフトを順方向シフト、実線矢印で示す方向のシフ
トを逆方向シフトとる。また、１０４はフィードバック
ラインである（これは、筆１図では省略されている）。
：４２図に粘いて、信号線１００から受信符号を順方向
シフトで入力すると、入力終了時点でのフィードバック
シフトレジスタの内容は。
シフトで入力すると、入力終了時点でのフィードバック
シフトレジスタの内容は。
Ｓ’ｆｘｌミｘｅ−Ｆ（ｘ）ミｘｅ＋ｊ−ｍ−Ｂ［ｘ）
（ｍｏｄ ｇ（ｘ） ）となる。５（ｘｉ−Ｄであ
れば受信符号に誤りがないことを示すか、５（ｘｌ←Ｄ
の場合は誤りが検出されたことになる。
（ｍｏｄ ｇ（ｘ） ）となる。５（ｘｉ−Ｄであ
れば受信符号に誤りがないことを示すか、５（ｘｌ←Ｄ
の場合は誤りが検出されたことになる。
５１ｆｘ）４Ｄの場合１本発明で用いる復号方法では、
第３ダに示す順方向シフトで得られるフッイア符号の構
成から明らかなように、シフト方向を順方向から逆方向
に切換えて１回シフトを行えば。
第３ダに示す順方向シフトで得られるフッイア符号の構
成から明らかなように、シフト方向を順方向から逆方向
に切換えて１回シフトを行えば。
Ｘｅ−ｊ、 ）’ｆｘ）＝ｘｅ−・ｒ３（ｘ） （ｍ
ｏｄ ｇ（ｘ） ）となり、誤りパターンＢ（ｘｉが求
められる。この時の誤り位置はｊであり、フィードバッ
クシフトレジスタの上位置ｍピットが誤りパターンＢ（
ｘ３を示す。ただし、データ長の回数だけシフトしても
誤りパターンカー得らねない場合は５誤り訂正不可能と
判断される。
ｏｄ ｇ（ｘ） ）となり、誤りパターンＢ（ｘｉが求
められる。この時の誤り位置はｊであり、フィードバッ
クシフトレジスタの上位置ｍピットが誤りパターンＢ（
ｘ３を示す。ただし、データ長の回数だけシフトしても
誤りパターンカー得らねない場合は５誤り訂正不可能と
判断される。
これにより、非常に高速に復号が行われ、かつ、この実
施例は連中データ長は符号長以下であれば圧締である等
の特長を有するものである。
施例は連中データ長は符号長以下であれば圧締である等
の特長を有するものである。
第４図は第１し；に示した実施例をより詳しく説明する
だめの構成図であって、 ５１〜６２はシフト方向を選
択するための重訳回路、 ｌｏｔはこれら選択回路５１
〜６２を１ｕ１］御するための選択制御信列であり、そ
の制御信号１０１０レベルがハイレベルの出合は１ｕ方
向シフトとなり、逆にロウレベルの場合は逆方シフトと
なる。例えば、制御信号ｌＯ１をハイレベルにすると１
選択回路５２においては、入力信号Ａ、Ｂのうちの入力
信号Ａ（フリップ７０ツブｌの出力Ｑ）が選択され。
だめの構成図であって、 ５１〜６２はシフト方向を選
択するための重訳回路、 ｌｏｔはこれら選択回路５１
〜６２を１ｕ１］御するための選択制御信列であり、そ
の制御信号１０１０レベルがハイレベルの出合は１ｕ方
向シフトとなり、逆にロウレベルの場合は逆方シフトと
なる。例えば、制御信号ｌＯ１をハイレベルにすると１
選択回路５２においては、入力信号Ａ、Ｂのうちの入力
信号Ａ（フリップ７０ツブｌの出力Ｑ）が選択され。
クロック１０５の立上りタイミングによってフリップフ
ロップ２の入力信号となる。他方、制御信号１０１をロ
ウレベルにするとＢ信号（フリップフロップの出力Ｑ）
が選択される。
ロップ２の入力信号となる。他方、制御信号１０１をロ
ウレベルにするとＢ信号（フリップフロップの出力Ｑ）
が選択される。
第４図ではフリップフロップ４〜１６トこレラに入力が
信号を与える選択回路等部分的に省略しであるが、これ
らは同じ繰り返しで配置されている。
信号を与える選択回路等部分的に省略しであるが、これ
らは同じ繰り返しで配置されている。
以下、第４図における符号化と復号化の具体的手順を説
明する。
明する。
１、 巡回冗長チェックの符号化
制御信号１０１をハイレベルにして順方向シフトに設定
し、また、制御信号２０３をロウレベルにして巡回冗長
チェックモードにする。信号線１００からデータを１ビ
ツトずつ順次入力する。
し、また、制御信号２０３をロウレベルにして巡回冗長
チェックモードにする。信号線１００からデータを１ビ
ツトずつ順次入力する。
クロック信号１０５の立上りによってフィードバックシ
フトレジスタの内容は１ビツト順方向にシフトする。デ
ータ入力終了時点のフィードバックシフトレジスタの内
容が検査パターンになるｄ従って、この検査パターンを
データの後につけ・で逆出すれば符号化は終了となる。
フトレジスタの内容は１ビツト順方向にシフトする。デ
ータ入力終了時点のフィードバックシフトレジスタの内
容が検査パターンになるｄ従って、この検査パターンを
データの後につけ・で逆出すれば符号化は終了となる。
２、巡回冗長チェック復号化
制御信号１０１で順方向シフトに設定、制御信号２０３
で巡回冗長チェックモードとする。受信データを順次信
号線ｌＯＯから入力する。受信データ入力終了時点でＡ
ＮＤゲート８１の出力がハイレベルでアレハ、フィード
バックシフトレジスタの１７〜３２段がゼロであり、シ
ンドロームＳ （ｘｉ＝０である。すなわち、誤りなし
と判断され復号は終了となる。もし、ＡＮＤゲー）８１
の出力がロウレベルであれば、シンドロームＳ （ｘ）
←０であり、誤りが検出されたことＫなる。
で巡回冗長チェックモードとする。受信データを順次信
号線ｌＯＯから入力する。受信データ入力終了時点でＡ
ＮＤゲート８１の出力がハイレベルでアレハ、フィード
バックシフトレジスタの１７〜３２段がゼロであり、シ
ンドロームＳ （ｘｉ＝０である。すなわち、誤りなし
と判断され復号は終了となる。もし、ＡＮＤゲー）８１
の出力がロウレベルであれば、シンドロームＳ （ｘ）
←０であり、誤りが検出されたことＫなる。
３、 誤り訂正符号の符号化
制御信号１０１をハイレベルにして順方向シフトに設定
し、また、制御信号２０３をハイレベルにして誤り訂正
符号モードにする。この後、信号線１００からデータを
１ビツトずつ順次入力する。この後の処理内容は前述し
た巡回冗長チェックと同様であるのでここでは省略する
。
し、また、制御信号２０３をハイレベルにして誤り訂正
符号モードにする。この後、信号線１００からデータを
１ビツトずつ順次入力する。この後の処理内容は前述し
た巡回冗長チェックと同様であるのでここでは省略する
。
４、 誤り訂正符号の復号化
制御信号１０１を順方向シフトに設定、制御信号２０３
を誤り訂正符号モードにする。受信データ入力終了時点
でＡＮＤゲート８２の出力がハイレベルでアレハ、フィ
ードバックシフトレジスタの１〜３２段がゼロであり、
シンドロームＳ （ｘ）＝Ｏである。もし、ＡＮＤゲー
ト８２の出力がロウレベルであれハ、シンドロームＳ
（ｘ）←Ｏであり、誤りが検出されたことになる。この
場合。
を誤り訂正符号モードにする。受信データ入力終了時点
でＡＮＤゲート８２の出力がハイレベルでアレハ、フィ
ードバックシフトレジスタの１〜３２段がゼロであり、
シンドロームＳ （ｘ）＝Ｏである。もし、ＡＮＤゲー
ト８２の出力がロウレベルであれハ、シンドロームＳ
（ｘ）←Ｏであり、誤りが検出されたことになる。この
場合。
制御信号Ｌｏｔをロウレベルとして、逆方向シフトに設
定する。その後、クロック信号１０５から１回クロック
を出して、フィードバックシフトレジスタを逆方向に１
ビツトシフトさせる。その時のＡＮＤゲー）８０の出力
信号１０６がロウレベルであれば、更に逆方向にシフト
を続け、出力信号１０６がハイレベルになるまでこの動
作を繰り返す。
定する。その後、クロック信号１０５から１回クロック
を出して、フィードバックシフトレジスタを逆方向に１
ビツトシフトさせる。その時のＡＮＤゲー）８０の出力
信号１０６がロウレベルであれば、更に逆方向にシフト
を続け、出力信号１０６がハイレベルになるまでこの動
作を繰り返す。
出力信号１０６がハイレベルになった時、フィードバッ
クシフトレジスタの上位ｔｔビット（２２〜３２）が誤
りパターンを表す。また、逆方向にシフトした回数が誤
りパターンの先頭ビ・ソトの位置を表す。もし、シフト
回数が受信データの長さに達しても出力信号１０６がハ
イレベルにならない時は、訂正不可蛯な誤りと判定され
る。
クシフトレジスタの上位ｔｔビット（２２〜３２）が誤
りパターンを表す。また、逆方向にシフトした回数が誤
りパターンの先頭ビ・ソトの位置を表す。もし、シフト
回数が受信データの長さに達しても出力信号１０６がハ
イレベルにならない時は、訂正不可蛯な誤りと判定され
る。
誤りパターンが得られた場合、誤り位置から受信符号と
誤りパターンの排他的論理和をとれば受信符号の誤りが
訂正される。
誤りパターンの排他的論理和をとれば受信符号の誤りが
訂正される。
以上説明したように１本発明によれば１巡回冗長チェッ
ク及び誤り訂正符号の回路を一つの直列除算回路で構成
することによって、ハードの物量を少なくでき、また１
ｗＡりを高速に訂正できるという優れた効果を得ること
ができる。
ク及び誤り訂正符号の回路を一つの直列除算回路で構成
することによって、ハードの物量を少なくでき、また１
ｗＡりを高速に訂正できるという優れた効果を得ること
ができる。
第１図は本発明によるファイア符号の符号化・復号化装
置の一実施例を示＋構成図、第２図はこの実施例が誤り
訂正符号回路として動作する場合の構成図、第３図は第
２図の動作説明図。 第４図は第１図をより詳しく示した構成図、第５図はハ
ードディスク装置に用いられるトラックフォーマットの
一例を示す説明−８第６図は従来の巡回冗長チェック符
号の復号装置の一例を示す構成Ｍ、第７図は従来の誤り
訂正符号の復号装置の一例を示す構成図である。第８図
はその動作説明図である。 Ｌ〜３２・・・フィードバックレジスタの各段。 ４１〜４６ ・・・ ＥＯｒｔ ゲ − ト 。 ２０２・・・選択回路、１００・・・信号線。 １０３ 、１０４ 、２０１・・・フィードバックライ
ン。
置の一実施例を示＋構成図、第２図はこの実施例が誤り
訂正符号回路として動作する場合の構成図、第３図は第
２図の動作説明図。 第４図は第１図をより詳しく示した構成図、第５図はハ
ードディスク装置に用いられるトラックフォーマットの
一例を示す説明−８第６図は従来の巡回冗長チェック符
号の復号装置の一例を示す構成Ｍ、第７図は従来の誤り
訂正符号の復号装置の一例を示す構成図である。第８図
はその動作説明図である。 Ｌ〜３２・・・フィードバックレジスタの各段。 ４１〜４６ ・・・ ＥＯｒｔ ゲ − ト 。 ２０２・・・選択回路、１００・・・信号線。 １０３ 、１０４ 、２０１・・・フィードバックライ
ン。
Claims (1)
- フィードバックシフトレジスタと排他的オア回路を用い
た直列除算回路と、該フィードバックシフトレジスタの
所定の段と所定の該排他的オア回路とを選択し第１の生
成多項式にもとずく巡回冗長チェック回路と第２の生成
多項式にもとずく誤り訂正符号回路とを選択的に形成可
能とする第１の選択回路と、該誤り訂正符号回路が形成
されたときにそのフィードバックシフトレジスタのシフ
ト方向を順、逆に選択可能とする第２の選択回路とから
なることを特徴とするファイア符号の符号化・復号化装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21787685A JPS6278920A (ja) | 1985-10-02 | 1985-10-02 | フアイア符号の符号化・復号化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21787685A JPS6278920A (ja) | 1985-10-02 | 1985-10-02 | フアイア符号の符号化・復号化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6278920A true JPS6278920A (ja) | 1987-04-11 |
Family
ID=16711152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21787685A Pending JPS6278920A (ja) | 1985-10-02 | 1985-10-02 | フアイア符号の符号化・復号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6278920A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7216198B2 (en) * | 2002-10-30 | 2007-05-08 | Elpida Memory, Inc. | DRAM with super self-refresh and error correction for extended period between refresh operations |
-
1985
- 1985-10-02 JP JP21787685A patent/JPS6278920A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7216198B2 (en) * | 2002-10-30 | 2007-05-08 | Elpida Memory, Inc. | DRAM with super self-refresh and error correction for extended period between refresh operations |
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