JPS642293B2 - - Google Patents
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- JPS642293B2 JPS642293B2 JP57102808A JP10280882A JPS642293B2 JP S642293 B2 JPS642293 B2 JP S642293B2 JP 57102808 A JP57102808 A JP 57102808A JP 10280882 A JP10280882 A JP 10280882A JP S642293 B2 JPS642293 B2 JP S642293B2
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- circuit
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- 238000001514 detection method Methods 0.000 claims description 26
- 238000012937 correction Methods 0.000 description 6
- 208000011580 syndromic disease Diseases 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 125000004122 cyclic group Chemical group 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
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- Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はCRCC（Cyclic Redundancy Check
Code）によるエラー訂正装置に係り、特にその
誤り位置検出回路の改良に関する。
Code）によるエラー訂正装置に係り、特にその
誤り位置検出回路の改良に関する。
近時、デジタルオーデイオ機器の開発が進めら
れているが、この種の機器にあつてはそのエラー
訂正符号として巡回符号とも呼ばれるCRCC符号
が採用されている。
れているが、この種の機器にあつてはそのエラー
訂正符号として巡回符号とも呼ばれるCRCC符号
が採用されている。
すなわち、かかるCRCC符号によるエラー訂正
の原理は、生成多項式で情報ビツトを割算した剰
余を検査ビツトとして用いるもので、復号時に再
度割算を行なつて剰余がなければつまり割り切れ
れば符号誤り（エラー）がないものとし、且つ剰
余があればつまり割り切れなければ符号誤り（エ
ラー）があると判別することにより、単一誤り訂
正と二重誤り検出を可能としたものである。
の原理は、生成多項式で情報ビツトを割算した剰
余を検査ビツトとして用いるもので、復号時に再
度割算を行なつて剰余がなければつまり割り切れ
れば符号誤り（エラー）がないものとし、且つ剰
余があればつまり割り切れなければ符号誤り（エ
ラー）があると判別することにより、単一誤り訂
正と二重誤り検出を可能としたものである。
今、一例として原始多項式G(x)＝１＋x5＋x12＋
x16を生成多項式とする情報ビツト：80、検査ビ
ツト：16、符号長96ビツトのCRCC符号の復号に
ついてみてみる。
x16を生成多項式とする情報ビツト：80、検査ビ
ツト：16、符号長96ビツトのCRCC符号の復号に
ついてみてみる。
この場合、受信系列r0，r1……r95を受信多項式
（Rx）により R(x)＝r0＋r1x＋r2x2＋……＋r95x95 のように表わしたとすると、このR(x)を上記G(x)
で割つた剰余として与えられるシンドロームによ
り誤りの有無およびその内容を判定するものであ
る。
（Rx）により R(x)＝r0＋r1x＋r2x2＋……＋r95x95 のように表わしたとすると、このR(x)を上記G(x)
で割つた剰余として与えられるシンドロームによ
り誤りの有無およびその内容を判定するものであ
る。
ここで、シンドロームすなわち剰余はG(x)の根
をαとすればＲ（α）で与えられ、Ｒ（１）、Ｒ
（α）により (1) Ｒ（１）＝０、Ｒ（α）＝０では誤りなし (2) Ｒ（１）＝１、Ｒ（α）≠０では単一誤り (3) Ｒ（１）＝０、Ｒ（α）≠０では二重誤り の如く判定し、(2)の単一誤りと判定された場合に
はその誤り位置を求めることによつてエラー訂正
を可能ならしめる。また、(3)の二重誤りと判定さ
れた場合には適宜な補正をなすのに供せられる。
をαとすればＲ（α）で与えられ、Ｒ（１）、Ｒ
（α）により (1) Ｒ（１）＝０、Ｒ（α）＝０では誤りなし (2) Ｒ（１）＝１、Ｒ（α）≠０では単一誤り (3) Ｒ（１）＝０、Ｒ（α）≠０では二重誤り の如く判定し、(2)の単一誤りと判定された場合に
はその誤り位置を求めることによつてエラー訂正
を可能ならしめる。また、(3)の二重誤りと判定さ
れた場合には適宜な補正をなすのに供せられる。
そして、上記単一誤り時における誤り位置の検
出は、r95から数えてｉ番目（０≦ｉ≦95）が誤
りであつたとした場合のシンドロームＲ（α）＝
α95-iに対してαを適数回乗じて行く過程でＲ
（α）＝α95になつた時点の乗算回数つまり（ｉ）
を求める如くしてなされている。
出は、r95から数えてｉ番目（０≦ｉ≦95）が誤
りであつたとした場合のシンドロームＲ（α）＝
α95-iに対してαを適数回乗じて行く過程でＲ
（α）＝α95になつた時点の乗算回数つまり（ｉ）
を求める如くしてなされている。
第１図は以上のような原理に基いて構成された
従来の誤り位置検出回路を示すもので、先ず除算
回路１１に入力端子INを介して受信系列がr95，
r94，……r6の順に入力される。そしてすべての
受信系列が入力されると除算回路１１の出力Q0，
Q1……Q15が必然的にシンドロームＲ（α）とな
る。
従来の誤り位置検出回路を示すもので、先ず除算
回路１１に入力端子INを介して受信系列がr95，
r94，……r6の順に入力される。そしてすべての
受信系列が入力されると除算回路１１の出力Q0，
Q1……Q15が必然的にシンドロームＲ（α）とな
る。
この場合、除算回路１１は第２図に示すように
フリツプフロツプFF0〜FF15とエクスクルシブオ
アEX―OR11〜EX―OR13を用いて多項式G(x)＝
１＋x5＋x12＋x16の形に結合された線形シフトレ
ジスタで構成されているものとすれば、これを後
述するクロツクパルスによつてｉ回シフトしてや
ればその内容R(〓)をαi倍したことになる。
フリツプフロツプFF0〜FF15とエクスクルシブオ
アEX―OR11〜EX―OR13を用いて多項式G(x)＝
１＋x5＋x12＋x16の形に結合された線形シフトレ
ジスタで構成されているものとすれば、これを後
述するクロツクパルスによつてｉ回シフトしてや
ればその内容R(〓)をαi倍したことになる。
つまり、単一誤りがr95から数えて（ｉ）番目
に生じていたとすれば除算回路１１を構成するシ
フトレジスタにはＲ（α）＝α95-iが残つているも
のであるが、これをクロツク端子CKからのクロ
ツクパルスでもつて、（ｉ）回シフトしてやるこ
とによりＲ（α）＝α95となる。
に生じていたとすれば除算回路１１を構成するシ
フトレジスタにはＲ（α）＝α95-iが残つているも
のであるが、これをクロツク端子CKからのクロ
ツクパルスでもつて、（ｉ）回シフトしてやるこ
とによりＲ（α）＝α95となる。
すると、除算回路１１の出力Q0，Q1，……Q15
がα95＝（0010 1100 0010 0111）になつたのをパ
ターン検出回路１２が検出してラツチパルスを出
力するようになる。
がα95＝（0010 1100 0010 0111）になつたのをパ
ターン検出回路１２が検出してラツチパルスを出
力するようになる。
このラツチパルスは上記クロツクパルスによる
シフト回数をカウントしている７ビツトカウンタ
１３の内容をラツチするラツチ回路１４に供給さ
れ、これによつてラツチ回路１４から誤り位置
（ｉ）出力を得ることができることになる。
シフト回数をカウントしている７ビツトカウンタ
１３の内容をラツチするラツチ回路１４に供給さ
れ、これによつてラツチ回路１４から誤り位置
（ｉ）出力を得ることができることになる。
しかしながら、以上のような従来の誤り位置検
出回路にあつては、誤り位置を検出するために必
要となるαの乗算回数が上述の例で最高96回にも
なる如く符号長のビツト数に等しいだけの乗算回
数を必要とするので、それだけ検出に要する処理
時間が長時間化するという問題を有していた。
出回路にあつては、誤り位置を検出するために必
要となるαの乗算回数が上述の例で最高96回にも
なる如く符号長のビツト数に等しいだけの乗算回
数を必要とするので、それだけ検出に要する処理
時間が長時間化するという問題を有していた。
そこで、この発明は以上のような点に鑑みてな
されたもので、可及的に短時間で誤り位置を検出
し得るように改良した極めて良好なる誤り位置検
出回路を提供することを目的としている。
されたもので、可及的に短時間で誤り位置を検出
し得るように改良した極めて良好なる誤り位置検
出回路を提供することを目的としている。
すなわち、この発明による誤り位置検出回路
は、CRCC符号を構成する符号長Ｎビツトの受信
系列を所定の生成多項式の形に結合された線形シ
フトレジスタで除算せしめる除算回路と、この除
算回路の出力から誤り位置を与える特定パターン
を検出するパターン検出回路と、前記除算回路の
レジスタ内容が前記特定パターンに一致するまで
該レジスタをシフトせしめる手段と、この手段に
よるシフト回数をカウントして誤り位置出力を導
出する手段とを具備し、前記パターン検出回路の
特定パターン検出数を複数（ｍ個）として前記シ
フトレジスタの、シフト回数（Ｎ）を最高Ｎ／ｍ
回に低減可能に構成したことを特徴としている。
は、CRCC符号を構成する符号長Ｎビツトの受信
系列を所定の生成多項式の形に結合された線形シ
フトレジスタで除算せしめる除算回路と、この除
算回路の出力から誤り位置を与える特定パターン
を検出するパターン検出回路と、前記除算回路の
レジスタ内容が前記特定パターンに一致するまで
該レジスタをシフトせしめる手段と、この手段に
よるシフト回数をカウントして誤り位置出力を導
出する手段とを具備し、前記パターン検出回路の
特定パターン検出数を複数（ｍ個）として前記シ
フトレジスタの、シフト回数（Ｎ）を最高Ｎ／ｍ
回に低減可能に構成したことを特徴としている。
以下図面を参照してこの発明の一実施例につき
詳細に説明する。
詳細に説明する。
すなわち、第３図は前述した第１図の場合と同
様に原始多項式G(x)＝１＋x5＋x12＋x16を生成多
項式とする情報ビツト：80、検査ビツト：16、符
号長96ビツトのCRCC符号の復号に適用される誤
り位置検出回路であつて、入力端子INからの受
信系列がr94，r95……r0の順に除算回路２１に入
力される。このようにして、すべての受信系列が
入力されると除算回路２１の出力Q0，Q1……Q15
が必然的にシンドロームR(〓)となる。
様に原始多項式G(x)＝１＋x5＋x12＋x16を生成多
項式とする情報ビツト：80、検査ビツト：16、符
号長96ビツトのCRCC符号の復号に適用される誤
り位置検出回路であつて、入力端子INからの受
信系列がr94，r95……r0の順に除算回路２１に入
力される。このようにして、すべての受信系列が
入力されると除算回路２１の出力Q0，Q1……Q15
が必然的にシンドロームR(〓)となる。
ここで、除算回路２１は第２図に示したように
多項式G(x)＝１＋x5＋x12＋x16の形に結合された
線形シフトレジスタで構成されているもので、こ
れを後述するクロツクパルスによつて（ｉ）回シ
フトしてやればその内容R(〓)をαi倍したことにな
る。
多項式G(x)＝１＋x5＋x12＋x16の形に結合された
線形シフトレジスタで構成されているもので、こ
れを後述するクロツクパルスによつて（ｉ）回シ
フトしてやればその内容R(〓)をαi倍したことにな
る。
そして、除算回路２１の出力Q0，Q1，……Q15
が供給されるパターン検出回路２２は、この場合
Q0，Q1，……Q15がα95＝（0010 1100 0010
0111）、α63＝（0000 0100 0010 1011）、α31＝
（0001 1001 1101 1000）に一致したとき、α95、
α63、α31の各出力がそれぞれ“１”になる如く構
成されている。このパターン検出回路２２のα95、
α63、α31の各出力はオアゲート２３を介して７ビ
ツトラツチ回路２４のラツチパルスとして供給さ
れると共に、そのうちのα63およびα31出力が７ビ
ツトラツチ回路２４の上位２ビツト25および26の
セツトパルスとして供給される。
が供給されるパターン検出回路２２は、この場合
Q0，Q1，……Q15がα95＝（0010 1100 0010
0111）、α63＝（0000 0100 0010 1011）、α31＝
（0001 1001 1101 1000）に一致したとき、α95、
α63、α31の各出力がそれぞれ“１”になる如く構
成されている。このパターン検出回路２２のα95、
α63、α31の各出力はオアゲート２３を介して７ビ
ツトラツチ回路２４のラツチパルスとして供給さ
れると共に、そのうちのα63およびα31出力が７ビ
ツトラツチ回路２４の上位２ビツト25および26の
セツトパルスとして供給される。
ここで、７ビツトラツチ回路２４は、前記クロ
ツクパルスによる除算回路２１のシフト回数をカ
ウントする５ビツトカウンタ２５の出力20〜24が
対応する下位５ビツト20〜24に入力される如くな
されている。
ツクパルスによる除算回路２１のシフト回数をカ
ウントする５ビツトカウンタ２５の出力20〜24が
対応する下位５ビツト20〜24に入力される如くな
されている。
而して、以上の構成において、今受信系列r95，
r94……r0でr95から数えてｉ番目（０≦ｉ≦95）
が誤つていたとすると、該受信系列の入力が終了
した時点で除算回路２１を構成するシフトレジス
タにはR(〓)＝α95-iが残つているものであるが、こ
れをクロツク端子CKからのクロツクパルスでも
つて適数回シフトせしめることにより、その出力
がα95またはα63またはα31に一致するようにして
やる。
r94……r0でr95から数えてｉ番目（０≦ｉ≦95）
が誤つていたとすると、該受信系列の入力が終了
した時点で除算回路２１を構成するシフトレジス
タにはR(〓)＝α95-iが残つているものであるが、こ
れをクロツク端子CKからのクロツクパルスでも
つて適数回シフトせしめることにより、その出力
がα95またはα63またはα31に一致するようにして
やる。
つまり、（ｉ）が
０≦ｉ≦31の場合ｉ回のシフトでα95
32≦ｉ≦63の場合（ｉ−32）回のシフトで
α63 64≦ｉ≦95の場合（ｉ−64）回のシフトで
α31 にそれぞれ一致するものであるが、これを検出す
るパターン検出回路２２においてα95出力が“１”
になつた場合には、この出力によりラツチ回路２
４でラツチされる５ビツトカウンタ２５の出力が
そのまま誤り位置（ｉ）を与える。
α63 64≦ｉ≦95の場合（ｉ−64）回のシフトで
α31 にそれぞれ一致するものであるが、これを検出す
るパターン検出回路２２においてα95出力が“１”
になつた場合には、この出力によりラツチ回路２
４でラツチされる５ビツトカウンタ２５の出力が
そのまま誤り位置（ｉ）を与える。
また、パターン検出回路２２においてα63また
はα31出力が“１”になつた場合には、この出力
によりラツチ回路２４の25または26ビツト目がセ
ツトされるので、これによる３２または６４を５
ビツトカウンタ２５の出力に加えたものがそのと
きの誤り位置（ｉ）として導出されることにな
る。
はα31出力が“１”になつた場合には、この出力
によりラツチ回路２４の25または26ビツト目がセ
ツトされるので、これによる３２または６４を５
ビツトカウンタ２５の出力に加えたものがそのと
きの誤り位置（ｉ）として導出されることにな
る。
すなわち、以上のような誤り位置検出回路で
は、パターン検出回路２２においてα95だけでな
く、α63およびα31のパターンを検出し得るように
しているので、必要となるシフト回数つまりαを
乗じる回数を最高でも32回に低減できるので、処
理時間を従来の１／３とし得る如く大幅に軽減す
ることができる。
は、パターン検出回路２２においてα95だけでな
く、α63およびα31のパターンを検出し得るように
しているので、必要となるシフト回数つまりαを
乗じる回数を最高でも32回に低減できるので、処
理時間を従来の１／３とし得る如く大幅に軽減す
ることができる。
そして、これは一般的には符号長Ｎビツトの誤
り位置検出に必要な最高シフト回数を従来のＮ回
から2m回（但し2m≦Ｎ）に軽減し得るもので、こ
の場合に必要となるパターン検出数（Ｐ）は Ｐ＝Ｎ／2m（Ｎ／2mが整数のとき） Ｐ＝〔Ｎ／2m〕＋１（Ｎ／2mが整数でないときで〔
〕 はガウス記号とする。） なお、この発明は上記し且つ図示した実施例の
みに限定されることなく、この発明の要旨を逸脱
しない範囲で種々の変形や適要が可能であること
は言う迄もない。
り位置検出に必要な最高シフト回数を従来のＮ回
から2m回（但し2m≦Ｎ）に軽減し得るもので、こ
の場合に必要となるパターン検出数（Ｐ）は Ｐ＝Ｎ／2m（Ｎ／2mが整数のとき） Ｐ＝〔Ｎ／2m〕＋１（Ｎ／2mが整数でないときで〔
〕 はガウス記号とする。） なお、この発明は上記し且つ図示した実施例の
みに限定されることなく、この発明の要旨を逸脱
しない範囲で種々の変形や適要が可能であること
は言う迄もない。
従つて、以上詳述したようにこの発明によれ
ば、可及的に短時間で誤り位置を検出し得るよう
に改良した極めて良好なる誤り位置検出回路を提
供することが可能となる。
ば、可及的に短時間で誤り位置を検出し得るよう
に改良した極めて良好なる誤り位置検出回路を提
供することが可能となる。
第１図は従来の誤り位置検出回路要部を示す構
成図、第２図は第１図に用いられる除算回路の具
体例を示す構成図、第３図はこの発明に係る誤り
位置検出回路の一実施例を示す要部の構成図であ
る。 IN……入力端子、２１……除算回路、２２…
…パターン検出回路、２３……オア回路、２４…
…７ビツトラツチ回路、２５……５ビツトカウン
タ、CK……クロツク端子。
成図、第２図は第１図に用いられる除算回路の具
体例を示す構成図、第３図はこの発明に係る誤り
位置検出回路の一実施例を示す要部の構成図であ
る。 IN……入力端子、２１……除算回路、２２…
…パターン検出回路、２３……オア回路、２４…
…７ビツトラツチ回路、２５……５ビツトカウン
タ、CK……クロツク端子。
Claims (1)
- １ CRCC符号を構成する符号長Ｎビツトの受信
系列を所定の生成多項式の形に結合された線形シ
フトレジスタで除算せしめる除算回路と、この除
算回路の出力から誤り位置を与える特定パターン
を検出するパターン検出回路と、前記除算回路の
レジスタ内容が前記特定パターンに一致するまで
該レジスタをシフトせしめる手段と、この手段に
よるシフト回数をカウントして誤り位置出力を導
出する手段とを具備してなる誤り位置検出回路に
おいて、前記パターン検出回路の特定パターン検
出数を複数（ｍ個）として前記レジスタのシフト
回数（Ｎ）を最高Ｎ／ｍ回に低減可能に構成した
ことを特徴とする誤り位置検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102808A JPS58219850A (ja) | 1982-06-15 | 1982-06-15 | 誤り位置検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102808A JPS58219850A (ja) | 1982-06-15 | 1982-06-15 | 誤り位置検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58219850A JPS58219850A (ja) | 1983-12-21 |
| JPS642293B2 true JPS642293B2 (ja) | 1989-01-17 |
Family
ID=14337346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57102808A Granted JPS58219850A (ja) | 1982-06-15 | 1982-06-15 | 誤り位置検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58219850A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07104738A (ja) * | 1993-10-01 | 1995-04-21 | Maruyasu Kanagata:Kk | 大正琴 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834441B2 (ja) * | 1987-11-17 | 1996-03-29 | 株式会社日立製作所 | 誤り位置算出方法 |
| JP2532917B2 (ja) * | 1988-04-20 | 1996-09-11 | 三洋電機株式会社 | デ―タ誤り検出回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4142174A (en) * | 1977-08-15 | 1979-02-27 | International Business Machines Corporation | High speed decoding of Reed-Solomon codes |
| JPS5778608A (en) * | 1980-10-31 | 1982-05-17 | Matsushita Electric Ind Co Ltd | Decoding method of reed-solomon code |
-
1982
- 1982-06-15 JP JP57102808A patent/JPS58219850A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07104738A (ja) * | 1993-10-01 | 1995-04-21 | Maruyasu Kanagata:Kk | 大正琴 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58219850A (ja) | 1983-12-21 |
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