JPS6279530A - 誤り訂正・検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 情報処理システムの記憶装置のデータにおける１ビット
誤り及び単一４ビツトブロツク内の多ビット誤り欠訂正
し、２ブロツクにまたがる８ビットバースト誤り、隣接
４ビットバースト誤ｖ１隣接５ビットバースト誤り、隣
接６ビツトバースト誤り、隣接７ビツトバースト誤り、
隣接８ビットバースト誤りを検出する誤り訂正・検出装
置が示されている。

〔産業上の利用分野〕

本発明は、記憶装置のデータの誤りを検出し、訂正する
誤り訂正・検出装置に関する。

〔従来の技術と発明が解決しようとする問題点〕情報処
理システムまたは電子計算機の記憶装置には、データイ
ンテグリテ４　（ｄａｔａ　ｉｎｔｅｇｒｉｔｙ）の確
保と信頼度の向上のために、誤り訂正・検出装置が広く
用いられている。

記憶装置に使用されている半導体メモリチップの高集積
化と、記憶装置の実装の高密度化が長足の進歩を遂げる
に伴ない、記憶装置の記憶容量（ｇｒａｎｕｌａｒｉｔ
７　ａｉｚｅ　）　・性能（ｔｈｒｏｕｇｈＰｕｔ　）
−実装（ｐａｃｋａｇｉｎｇ）の観点より、メモリチッ
プ、メモリボード、またはメモリモジュール当りのデー
タの幅を１ビツトの単位に構成することは効率的でなく
なってきている。その結果、たとえばメモリチップ当り
で６４に語×４ビット、または３２に語×８ビットとい
う４ビツトまたは８ビツトの単位に構成したメモリチッ
プが実用されている。

（ただし、Ｋ−１０２４） さらにまた、１ビツトまたは４ビツトの単位に構成した
メモリチップを複数個搭載して多ビットの単位に構成し
たメモリボード、またはメモリモジー−ルが記憶装置の
構成部品として実用されつつある。

これら多ビツト構成のメモリチップ、メモリボード、ま
たはメモリモジ一−ルを構成部品とする記憶装置におい
ては、該構成部品の単一故障によりデータのブロック（
団塊、塊や）誤りが発生する可能性があｐ１データのブ
ロック内の一部または全部のビットが誤るという危険が
ある。

このデータのブロック誤りについて注目し、記憶装置の
データインテグリテイと信頼度を確保する技術を確立て
ることが目下の急務である理由はここにある。

ブロック誤りの訂正は、例えばＨｏｎＬ　Ｓ、Ｊ、　ａ
ｎｄＰａｔｅｌ、　Ａ、Ｍ、：　Ａ　Ｇｅｎｅｒａｌ　
Ｃ１ａｓｓ　ｏｆ　ＭａｘｉｒｎａｌＣｏｄｅｓ　ｆｏ
ｒ　Ｃｏｍｐｕｔｅｒ　Ａｐｐｌｉｃａｔｉｏｎａ　：
　　ＩＥＥＥＴｒａｎｓ、Ｃｏｍｐｕｔ、、　Ｖｏｌ、
Ｃ−２１，４１２，ｐ１３３２（１９７２）。

に開示されている。

上記の従来技術は、情報ビットが６４ビツトの場合、Ｓ
ＥＣ−ＤｇＤ−８４ＥＤ符号（Ｓｉｎｇｌｅ　Ｅｒｒｏ
ｒＣｏｒｒｅｃｔｉｎｇ−Ｄｏｕｂｌｅ　Ｅｒｒｏｒ　
Ｄｅｔｅｃｔｉｎｇ”Ｓｉｎｇｌｅ　　４　ｂｉｔ　　
ｂｌｏｃｋ　１ｌｌｉ：ｒｒｏｒ　Ｄｅｔｅｃｔｌｎｇ
　Ｃｏｄｅ）の冗長ビット数にくらべて、１ビツト増加
した９ビツトの冗長ビットを有する。しかし、この１ビ
ツトの増加は、４ビツト幅のメモリチップを１個増加さ
せなければならない。このチップの内、誤り訂正符号に
用いられるビットは１ビツトであシ、残９０３ビットを
遊ばせておくことは高価な記憶装置においてコスト増に
つながる。

そこで、余剰の３ビツトの内２ピッｌ’利用して、８４
ＥＣ能力（Ｓｉｎｇｌｅ　４　ｂｉｔ　ｂｌｏｃｋ　Ｅ
ｒｒｏｒＣｏｒｒｅｃｔｉｎｇ）だけでなく、さらに一
層強化された誤り検出能力を付加し、システム性能を高
める新しい誤り訂正符号の実現が望まれる。

〔発明の目的〕

本発明の目的は、ブロックのピット長が４（ｊなわちｂ
＝４）の場合に、６４ビツトの情報ビットに対し、１１
ビツトの冗長ビットを用いて、１９個のブロックよりな
る７５ピツトのデータにおける、 ■　単一４ピツトブロツク内のビット誤りの訂正（８４
ＥＣ）。

■　任意の２ブロツク内の８ビットバースｌ−誤りの検
出（Ｄｏｕｂｌｅ　４　ｂｉｔ　ｂｌｏｃｋ　Ｂｕｒｓ
ｔ　ＥｒｒｏｒＤｅｔｅｃｔｉｎｇ略してＤ４ＢＥＣ）
、及び■　他のブロックにまたがる隣接４ビットバース
ト誤り、隣接５ビットバースト誤り、隣接６ビツトバー
スト誤り、隣接７ビノトバースト誤り。

隣接８ビットバースト誤りの検出（Ａｄｊａｃｅｎｔ８
　ｂｉｔ　Ｂｕｒｓｔ　Ｅｒｒｏｒ　Ｄｅｔｅｃｔｉｎ
ｇ略してＡ８ＢＥＤ）。

を行うことができる誤り訂正・検出装置を提供すること
にある。

本発明の他の目的は、冗長ビット長は増加するものの８
４ＥＣのために必要なメモリチップ数を増加させずに、
従来技術では得られなかった任意の２ブロツク内の８ビ
ットバースト誤りの検出、及ヒ、他ノフロックにまたが
る隣接４ピットバースト誤り、隣接５ビットバースト誤
り、隣接６ビツトバースト誤り、隣接７ビツトバースト
誤り。

隣接８ビットバースト誤りの検出奸力を付加した誤り訂
正・検出装置を提供することにある。

〔発明の構成〕

上記目的は、０と１を元とし、 ４個よりなるブロックベクトル１８個と、３個よりなる
ブロックベクトル１個とより構成されるＨマトリクス プロ、り１　　　　　　プロ、り１８　　　　　ブロッ
ク１９「］［−］［−］ であって （１）全零ベクトルはない。

（ＩＩ）　　ｊべての列ベクトルは互いに異なる。

（ｔ１９　１　’ａｊ　１個だけ含む列ベクトルを１１
個だけ含む。

Ｏｖ）　　各々の列ベクトルは１を奇数個含む。

（■）任意のブロック内の４つの列ベクトルから３つの
列ベクトルを選ぶ（３）通りの組合せについて、３つの
列ベクトルからビット対応の２を法とする加法により生
成される列ベクトルがＨマトリクスの列ベクトルと一致
しない。

（ｖｌ）任意のブロック内の４つの列ベクトルからビッ
ト対１−Ｅｌ、、の２を法とする加法により生成される
列ベクトルが全零ベクトルでない。

（Ｖｔｌ）任意のブロック内の４つの列ベクトルから３
つの列ベクトルを選ぶ（４）通りの組合せについて、３
つの列ベクトルからビット対応の２を法とする加法によ
り生成される列ベクトルが、任意の他のブロック内の４
つの列ベクトルから３つの列ベクトルを選ぶ（４）通り
の組合せについて、３つの列ベクトルからビット対応の
２を法とする加法により生成される列ベクトルと一致し
ない。

（Ｖｌｌ＋）任意のブロック内の４つの列ベクトルから
２つ及び４つの列ベクトルを選ぶ（４）及び中通りの組
合せについて、２つ及び４つの列ベクトルがらビット対
応の２１ｆｔ法とする加法により生成される列ベクトル
が、任意の他のブロック内の４つの列ベクトルから２つ
及び４つの列ペクトルを選ぶ（２）及び（４）通りの組
合せについて、２つ及び４つの列ベクトルからビット対
応の２を法とする加法により生成される列ベクトルと一
致しない。

（ＩＸ）　　２つのブロックからなる８１固のタリベク
トルかかつ任意のブロック内の４つ０列ベクトルから２
つ及び４つの列ベクトルを選ぶ（）及び（４）通りの組
合せについて、２つ及び４つの列ベクトルからビット対
応の２を法とする加法により生成される列ベクトルと一
致しない。

（×）他のブロックにまたがる隣接する４個の列ベクト
ル、隣接する６個の列ベクトル、及び隣接する８個の列
ベクトルからビット対応の２を法とする加法により生成
される列ベクトルが全零ベクトルでない、かつ任意のブ
ロック内の４つの列ベクトルから２つ及び４つの列ベク
トル？選ぶ（２）及び（４）通りの組合せについて、２
つ及び４つの列ベクトルからビット対応の２を法とする
加法により生成される列ベクトルと一致しない。

（ＩＩ）隣接する５個の列ベクトル、及び隣接する７個
の列ベクトルからビット対応の２を法とする加法によυ
生成される列ベクトルがＨマトリクスの列ベクトルと一
致しない、かつ任意のブロック内の４つの列ベクトルか
ら３つの列ベクトルを選ぶ（４）通りの組合せについて
、３つの列ベクトルからビット対応の２を法とする加法
により生成される列ベクトルと一致しない。

を満たすように構成されたＨマトリクスＨに従って６４
ビツトの情報ビットから１１ビツトの冗長ピッｌ？生成
する手段と、 該冗長ビットと情報ビットよＬＪＥる７５ビツトの符号
語を記憶装置に書込む手段と、 該記憶装置より該符号語を読み出す手段と、該７５ビツ
トの符号語より上記Ｈマトリクスに従って１１ビツトの
シンドロームを生成する手段と、 該シンドロームより単一ブロック内の誤ｐビット位置を
指定するエラービット信号を生成するシンドローム解読
手段と、 該エラービット信号により上記７５ビツトの符号語内の
誤りを訂正する手段と、 該シンドロームから上記７５ビツトの符号語内の誤りを
検出する手段とを設け、上記７５ビツトの符号語内に生
じた１ビット誤りを訂正し、単一ブロック内の多ビット
誤りを訂正し、かつ任意の２ブロツク内の８ビットバー
スト誤り、隣接４ビットバースト誤り、隣接５ビットバ
ースト誤り。

隣接６ビツトバースト誤り、隣接７ピツトバースト誤り
、及び隣接８ビットバースト誤りを横用するよう構成し
たことを特徴とする誤り訂正・検出装置によって達成さ
れる。

成される。生成多項式 Ｇ（Ｘ）　−Ｘ”＋Ｘ’　＋Ｘ’　＋Ｘ’　＋Ｘ＋１か
ら得られる除算回路により、１１行、１０５列の生成マ
トリクスが作成される。このマトリクスの列ベクトルは
奇数重みであや、スべて相異なる（前述の条件（１）〜
１ｉＶ））。また最初から４つずつ区切ったブロックに
ついて、５４ＥＣ及びＡ８ＢＥＤ機能があることがわか
る（前述の条件（ｖ）〜（＝＋＋　）及び（２）、（Ｘ
Ｉ））。

しかし、Ｄ４ＢＥＤの機能については満足されない（前
述の条件（ＩＸ））。

情報処理システムの記憶装置で広く用いられるワード長
は６４ビツトであるから、１１行、７５列のマ）　＋Ｊ
クスに圧縮する際、Ｄ４ＢＥＤの機能を満たすように１
９ブロツクを選ぶようにする（前述の条件（ＩＸ）　）
。この圧縮の過程では条件（Ｖ）〜（ｖｌｌｌ）。

（Ｘ）、　（Ｘｉ）は保存される。

以上のようにして得られた本発明による符号のＨマトリ
クスの一例を第１図（ａ）に示す。

第１図（ａ）は（７５，６４）　５４ＥＣ−Ｄ４Ｂｌｉ
ｌｉＤ−Ａ８ＢＥＤ符号のＨマトリクスである。第１図
（ｂ）、　（ｃ）、　（ｄ）は、それぞれブロック内３
ビット誤り。

２ピット誤り、４ビット誤りのシンドロームである０ 〔実施例〕 次に、第１図（ａ）に示したＨマトリクスを用いた本発
明による実施例の誤り訂正・検出装置を第２図〜第７図
により説明する。

第２図は誤り訂正・検出装置の全体構成図である。第２
図において、１は図示しない中央処理装置（ＣＰＵ）か
らの書込データ線（６４ビツト）、２はチェックビット
発生回路、３は書込みチェックピット線（１１ビツト）
、４は書込みデータレジスタ（書込みデータビット＋書
込チェックビット冨７５ビット）、５はメモリアレイ部
、６は読出データレジスタ（読出データビット＋読出チ
ェックビット悶７５ビット）、７は読出チェックピッ・
ト線（１１ビツト）、８はシンドローム発生回路、９は
シンドローム？＃Ａ（１１ビツト）、１０はシンドロー
ムデコード回路、１１はエラー検出回路、１２はエラー
信号線、１３はデコード信号線、１４はメモリ読出しデ
ータ線、１５はデータ訂正回路、１６は訂正済のメモリ
読出しデータ線である０ 第２図の中央処理装置（ＣＰＵ　）により送出される書
込みデータ（６４ビツト）の一方は、チェックピット発
生回路２に送られて、チェックピッ）Ｃｏ−ＣＩＱ（１
１ビツト）が生成され、他方は曹込みデータレジスタ４
に送られて、書込チェックピット線３より送られきた誉
込チェックビットと合せることにより７５ビツトの符号
語を生成し、メモリアレイ部５に書込む。これが書込み
動作である。

次に、読出し動作時には格納されていた符号語である７
５ビツトが読出されて読出しデータレジスタ６に取り込
まれる。この符号語中のデータビット部、及びチェック
ビット部は後述のシンドローム発生回路８に送出され、
データ訂正回路１５にはデータビット部のみが送出され
る。

シンドローム発生回路８においては、書込みチェックピ
ットＹ発生した時と同様に読出しデータビット部よりチ
ェックビット（１１ビツト）を作成し、この結果と読出
しチェックピット（１１ビツト）との比較を行い、この
結果がシンドローム５ｏ−８ＩＯ（１１ビツト）となる
。比較の結果、シンドロームの各ビットがすべて零とな
れば誤りがないことが、葦だ、いずれかが１ビット以上
１になっていれば誤りがあることが検出できる。

このシンドローム（１１ビツト）は、シンドロームデコ
ード回路１０に送出される。シンドロームデコード回路
１０において、５ｏ−８１０＆ｆコーダに入力して１ビ
ット誤りであれば、このデコーダの出力が誤りビット位
置を示す。この出力をデータ訂正回路１５に送出して、
先に送出されていた読出しデータレジスタ６の出力であ
る読出しデータの誤りビットを反転させることにより訂
正する。訂正されたデータビット部はＣＰＵへ送出され
る。

一方、シンドロームデコード回路１０の出力であるデコ
ード信号線１３とシンドロームＳ　０−５１０の信号は
後述のエラー横用回路１１に送出されて、誤り種類の判
別ケ行い、この結果をエラー信号線１２によ！ＩｃＰＵ
に送出する。

次に第３図は、チェックビット発生回路２の一部を示す
図である。図中の各ゲートは排他的論理和ゲートである
。ＣＯビットの生成は、第１図（ａ）のＨマトリクス中
の第１図においてＣＯビットを除く“１”と記した位置
のデータビット部３２ビットの排他的論理和（２を法と
する加法）をとることにより行われる。

同様に０１は、第２行の０１ビツトを除くビと記した位
置のデータビット部３５ビットの排他的論理和をとるこ
とにより生成される。Ｃ２，・・ｅ。

ＣＩＯについても同様である。

次に第４図は、シンドローム発生回路８の一部を示す図
である。図中の各ゲートは排他的論理和ゲートである。

ＳＯビットの生成は、ｃｏビットを生成する時に除いた
ＣＯをも、排他的論理和の入力とした点を除いてＣＯの
生成と全く同じである。これは読出しデータビット部よ
り新たに生成したチェックピットと読出したチェックピ
ットの比較を意味する。同様にしてＳＯ〜ＳＩＯを作成
し、誤りがなければ５ｏ−８１０は全零となり、誤りが
あれは５ｏ−ｓｉｏは全零ではない。

第５図は、シンドロームデコード回路１ｏとデータ訂正
回路１５の一部を示す図である。

第５図において、５０００〜５０６３は、それぞれ１１
人カアンドゲート回路、５１００〜５１６３は、それぞ
れ排他的論理和ゲート回路、５ｏ−８１０はシンドロー
ム、ＭＲＤＯＯ〜６３は読出データレジスタ６からの読
出しデータビット、ＥＢ００〜６３はエラービット、Ｍ
ＣＲＤＯＯ〜６３は訂正済のメモリ読出（７データビｙ
ト、ＥＢＣＯＯ〜６３はエラーブロック訂正信号である
。

仮に第１ビツトであるＤＯＯピットが誤ったとすると、
その結果５ｏ−８ＩＯは０１００１０００１００となっ
てＨマトリクスの第１列に一致する。

これはエラービット位置を表わしていることになり、第
５図に示したシンドロームデコード回路１０に８０−８
１０が入力されるとＥＢＯＯが°１”となって、読出し
データレジスタ６の出力であるＭＲＤＯＯデータを反転
させることにより、訂正データＭＣＲＤＯＯを作成する
。

第６図（ａ）、　（ｂ）は、シンドロームデコード回路
１０の一部を示す図である。

第６図（ａ）、　（ｂ）において、６０００−６１７５
はそれぞれ１１人カアンドゲート回路、６２００〜６２
６３はそれぞれオアケート回路、ＢＥＢＯＯＯ−１７５
はプルツク内争ビットエラー信号、ＥＢＣＯＯ〜６３は
エラーブロック訂正信号である。第６図（ａ）は、第１
ブロツク内′の多ビツトエラー訂正を説明する図であり
、ＢＥＢＯＯＯ〜００３は第１ブロツク内の（３）通り
の３ビット誤りの発生を検出する信号、ＢＥＢＯＯ４〜
００９は第１ブロック内の（２）通りの２ビット誤りを
検出する信号、ＢＦＢＯＩＯは第１ブロツク内の（４）
通りの４ビット誤りを検出する信号である。第６図（ｂ
）は、第１６ブロツク内の多ビツトエラー訂正を同様に
説明する図である。

ブロック内３ビット誤りの訂正動作について説明する。

仮に第１ブロツク内のＤＯＯ，ＤＯＩ。

ＤＯ２の３つのビットが誤ったとすると、ＳＯ〜８１０
は０１１１１１１０１１１となり、シンドロームデコー
ド回路１０に５ｏ−ｓｉｏが入力されると、ＢＥＢＯＯ
Ｏが′１”となってオアゲート回路６２００．６２０１
．６２０２によりＥＢＣＯｏ、０１，０２は１１”とな
り、第５図の排他的論理和ゲー）５１００゜５１０１．
５１０２に入力され、ＭＲＤＯｏ、０１゜０２を反転さ
せることにより、訂正データＭＣＲＤＯＯ，Ｏｆ、０２
を作成する。

次に、ブロック内２ビット誤りの訂正動作について説明
する。仮に１６ブロツク内のＤ６０とＤ６２の２ビツト
が誤ったとすると、ＳＯ〜ＳＩＯは００１１１００００
０１となり、シンドロームデコード回路１０にＳＯ〜Ｓ
ＩＯが入力されると、ＢＥＢ１６９が“１“となってオ
アゲート回路６２６０゜６２６２によりＥＢＣ６０，６
２は１＃となり、第５図の排他的論理和ゲート５１６０
．５１６２に入力されＭＲＤ６０．６２’＆反転させる
ことにより、訂正データＭＣＲＤ６０．６２を作成する
０ブロック内４ビット誤９０訂正動作について説明する
。仮に第１６プロソク内のＤ６０〜６３の４ビツトが誤
ったとすると、ＳＯ〜ＳＩＯは１１１０１１０１１０１
となり、シンドロームデコード回路１０に５ｏ−８１０
が入力されると、Ｂ　ＥＢ　１７５が＠１”となってオ
アゲート回路６２６０〜６２６３によりＥＢＣ６０−６
３は′″１″となり、第５図の排他的論理和ゲー）　５
１６０〜５１６３に入力され、ＭＲＤ６０〜６３を反転
させることにより、訂正データＭＣＲＤ６０〜６３を作
成する０ 第７図は、エラー検出回路１１の一部を示す図である。

第７図において、７００〜７０９はオアゲート、７１０
はアンドゲート、ＥＢＯＯ〜ＥＢ６３はエラービット、
５Ｏ−８ＩＯはシンドローム、ＳＢＥはブロックエラー
信号、ＭＢＥは任意の２ブロツク内の８ビツトバースト
エラー、他のブロックにまたがる隣接４〜８ビツトバー
ストエラーを検出する多ビツトエラー信号である。

第５図のＥＢＯＯ−ＥＨ１１のエラー信号は、第７図に
示すエラー検出回路に入力されて、６４ビツトの論理和
出力が１のとき、即ち、第５図のデコード回路１０より
デコード出力があったときに、第７図のエラー検出回路
のＳＢＥによりブロックエラーと判定できる。

仮に、第３ビツトであるＤＯ２が誤ったとすると、ＳＯ
〜８１０は０００１００１０００１とな９、第１図（ａ
）に示すＨマ）　ＩＪクスの第３列に一致する。

シンドロームデコード回路１０によってデコードされ、
ＥＢＱ２＝”ｌ’となるので、ＳＢｇ−”ｌ’。

ＭＢＥ−”Ｏ’となり、１ビツトエラーと判定でき８４
ＥＣ機能を満足する。

次に、仮にＨマトリクス上で他のブロックにまたがるＤ
ＯＯ〜ＤＯＳビットが同時に誤ると、ＳＯ〜８１０は１
１１０１１１００００となって偶数個の”１“ヲ有スる
シンドロームとなる。これは奇数重み列ベクトルより構
成されるＨマトリクスと、２ビツト及び４ビット誤すの
シンドロームのどの列ベクトルとも一致しないし、全零
ともならない。

従って、シンドロームデコード回路１０によってデコー
ドされることが々いため、第７図において５ＢＥ−″０
−となって、かつＥＲＲＯＲ−＠１”であるため、ＭＢ
Ｅ＝“１ｍとなり、隣接する６ピツトバーストエラーを
検出する機能を満足することがわかった。

次に、仮にＨマトリクス上で他のブロックにまたがるＤ
ＯＯ〜ＤＯ６ビツトが同時に誤るとＳＯ〜ＳＩＯは００
１１１１１１１００となって、奇数個の１１”Ｙ有する
シンドロームとなる。これは奇数重み列ベクトルより構
成されるＨマトリクスと、３ビット誤りのシンドローム
のどの列ベクトルとも一致しない。従って、シンドロー
ムデコード回路１０によってデコードされることがない
ため、第７図において５ＢＥ＝’″０１となって、かつ
ＥＲＲＯＲ＝″″１′であるため、ＭＢＥ−″１”とな
り、隣接する７ビツトバーストエラーを検出する機能を
満足することがわかった。

今までに例題にあげなかったＤ８ＢＦＤ、Ａ４ＢＥＤ、
Ａ５ＢＩ”；Ｄ、Ａ８ＢＥＤについても、その機能を満
足することが容易に確められる。

このようにして、単一４ビツトブロツク内のビット誤り
の訂正、及び任意の２ブロツクにまたがる８ビツトバー
ストエラー、他のブロックにまたがる隣接４〜８ビツト
バーストエラーの検出が可能であることが説明された。

〔発明の効果〕

本発明の誤り訂正・検出装置によれば、メモリチップ数
を最小に抑えながら、従来では得られなかった任意の２
ブロツク内の８ビツトバーストエラー、他のブロックに
またがる隣接４〜８ビツトバーストエラーの検出も可能
となるので、誤り検出能力をより一層高めることができ
る。

【図面の簡単な説明】

第１図（ａ）は本発明によ・る一実施例のＨマ）　ＩＪ
クス。 第１図（ｂ）、　（ｃ）、　（ｄ）はそれぞれＨマトリ
クスのブロック内３ビット誤９，２ビット誤９，４ビｙ
ト誤りのシンドロームの構成例を示す図。 第２図は実施例の誤り訂正・検出回路の全体構成図。 第３図はチェックビット発生回路の構成の一部分を示ｊ
図。 第４図９１、ンンドローム発生回路の構成の一部分を示
す図。 第５図はジンドロームチコード回路及びデータ訂正回路
の構成の一部分を示す図。 第６図（ａ）、　（ｂ）はシンドロームデコード回路の
一部分を示す図。 第７図はエラー検出回路の構成の一部分を示す図である
。 口 ｉ） ）み 呪 しへ 四　ｇ＝６＝Σ乙二ぎ二ｇビ 手続補正書（方式）

Claims (1)

【特許請求の範囲】
1. （１）０と１を元とし、 列ベクトル▲数式、化学式、表等があります▼ ４個よりなるブロックベクトル１８個と、 列ベクトル▲数式、化学式、表等があります▼ ３個よりなるブロックベクトル１個とより構成されるＨ
   マトリクス ▲数式、化学式、表等があります▼ であって （ｉ）全零ベクトルはない、 （ｉｉ）すべての列のベクトルは互いに異なる、（ｉｉ
   ｉ）１を１個だけ含む列ベクトルを１１個だけ含む、 （ｉｖ）各々の列ベクトルは１を奇数個含む、（ｖ）任
   意のブロック内の４つの列ベクトルから３つの列ベクト
   ルを選ぶ（■）通りの組合せについて、３つの列ベクト
   ルからビット対応の２を法とする加法により生成される
   列ベクトルがＨマトリクスの列ベクトルと一致しない、 （ｖｉ）任意のブロック内の４つの列ベクトルからビッ
   ト対応の２を法とする加法により生成される列ベクトル
   が全零ベクトルでない、 （ｖｉ）任意のブロック内の４つの列ベクトルから３つ
   の列ベクトルを選ぶ（■）通りの組合せについて、３つ
   の列ベクトルからビット対応の２を法とする加法により
   生成される列ベクトルが、任意の他のブロック内の４つ
   の列ベクトルから３つの列ベクトルを選ぶ（■）通りの
   組合せについて、３つの列ベクトルからビット対応の２
   を法とする加法により生成される列ベクトルと一致しな
   い、 （ｖｉｉｉ）任意のブロック内の４つの列ベクトルから
   ２つ及び４つの列ベクトルを選ぶ（■）及び（■）通り
   の組合せについて、２つ及び４つの列ベクトルからビッ
   ト対応の２を法とする加法により生成される列ベクトル
   が、任意の他のブロック内の４つの列ベクトルから２つ
   及び４つの列ベクトルを選ぶ（■）及び（■）通りの組
   合せについて２つ及び４つの列ベクトルからビット対応
   の２を法とする加法により生成される列ベクトルと一致
   しない、 （ｉｘ）２つのブロックからなる８個の列ベクトルから
   ビット対応の２を法とする加法により生成される１つの
   列ベクトルが全零ベクトルでない、かつ任意のブロック
   内の４つの列ベクトルから２つ及び４つの列ベクトルを
   選ぶ（■）及び（■）通りの組合せについて、２つ及び
   ４つの列ベクトルからビット対応の２を法とする加法に
   より生成される列ベクトルと一致しない、 （ｘ）他のブロックにまたがる隣接する４個の列ベクト
   ル、隣接する６個の列ベクトル、及び隣接する８個の列
   ベクトルからビット対応の２を法とする加法により生成
   される列ベクトルが全零ベクトルでない、かつ任意のブ
   ロック内の４つの列ベクトルから２つ及び４つの列ベク
   トルを選ぶ（■）及び（■）通りの組合せについて、２
   つ及び４つの列ベクトルからビット対応の２を法とする
   加法により生成される列ベクトルと一致しない、 （ｘｉ）隣接する５個の列ベクトル、及び隣接する７個
   の列ベクトルからビット対応の２を法とする加法により
   生成される列ベクトルがＨマトリクスの列ベクトルと一
   致しない、かつ任意のブロック内の４つの列ベクトルか
   ら３つの列ベクトルを選ぶ（■）通りの組合せについて
   、３つの列ベクトルからビット対応の２を法とする加法
   により生成される列ベクトルと一致しない、 を満たすように構成されたＨマトリクスＨに従って６４
   ビットの情報ビットから１１ビットの冗長ビットを生成
   する手段と、 該冗長ビットと情報ビットとより成る７５ビットの符号
   語を記憶装置に書込む手段と、 該記憶装置より該符号語を読み出す手段と、該７５ビッ
   トの符号語より上記Ｈマトリクスに従って１１ビットの
   シンドロームを生成する手段と、 該シンドロームより単一ブロック内の誤りビット位置を
   指定するエラービット信号を生成するシンドローム解読
   手段と、 該エラービット信号により上記７５ビットの符号語内の
   誤りを訂正する手段と、 該シンドロームから上記７５ビットの符号語内の誤りを
   検出する手段とを設け、 上記７５ビットの符号語内に生じた１ビット誤りを訂正
   し、単一ブロック内の多ビット誤りを訂正し、かつ任意
   の２ブロック内の８ビットバースト誤り、隣接４ビット
   バースト誤り、隣接５ビットバースト誤り、隣接６ビッ
   トバースト誤り、隣接７ビットバースト誤り、及び隣接
   ８ビットバースト誤りを検出するよう構成したことを特
   徴とする誤り訂正・検出装置。