JPS628012B2 - - Google Patents
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- JPS628012B2 JPS628012B2 JP56008817A JP881781A JPS628012B2 JP S628012 B2 JPS628012 B2 JP S628012B2 JP 56008817 A JP56008817 A JP 56008817A JP 881781 A JP881781 A JP 881781A JP S628012 B2 JPS628012 B2 JP S628012B2
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- layer
- semiconductor
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- oxide film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
- H10P95/90—Thermal treatments, e.g. annealing or sintering
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
この発明はシリコン基板などの半導体ウエハ表
面上の半導体多結晶層などの被着層をレーザービ
ームで照射加熱しながら走査する工程を含む半導
体装置の製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for manufacturing a semiconductor device, which includes a step of scanning an adhered layer such as a semiconductor polycrystalline layer on the surface of a semiconductor wafer such as a silicon substrate while irradiating and heating it with a laser beam. .
従来、レーザーアニール法を用いて、半導体ウ
エハ表面上に被着した多結晶シリコン層などの被
着層を低抵抗化する場合、この多結晶シリコン層
などの被着層を全面にわたつてレーザービームで
照射加熱したのち、所望のパターンをもつよう
に、レジストパターニングおよびエツチングを行
なうものである。 Conventionally, when using a laser annealing method to lower the resistance of a deposited layer such as a polycrystalline silicon layer deposited on the surface of a semiconductor wafer, a laser beam is applied over the entire surface of the deposited layer such as the polycrystalline silicon layer. After irradiation and heating, resist patterning and etching are performed to form a desired pattern.
しかしながら、この多結晶シリコンなどの被着
層の下に形成する下地誘電体層、例えば厚い酸化
膜(フイールド)、薄い酸化膜(ゲート)および
シリコン面の露出した場所(直接コンタクト)な
どは様々な縦構造、および横方向に一様でない構
造をとるため、熱伝導の状態が、ウエハ全面では
均一ではない。このため、前記多結晶シリコンな
どの被着層を同一のレーザーパワーで照射加熱す
ると、この被着層の受ける状態変化は非常に不均
一なものとなる。すなわち、第1図は縦軸に下地
酸化膜厚の異なる領域上に形成した多結晶シリコ
ンのシート抵抗値(Ω/□)をとり、横軸にレー
ザーパワー(Watts)をとつたものである。なお
多結晶シリコンは厚さ5000Å、100KeVで1×
1016As+/cm2をインプラしたものであり、アルゴ
ンレーザーによるアニール条件はTsub=400℃、
Xscao=50cm/s、Ystep=16μmである。第1図
に示すように、下地誘電体層である酸化膜が厚い
場合には薄い場合に比べて熱伝導が悪いので、高
いパワーのレーザービームを照射することと等価
な状態になる。イはtpx=500Å、ロはtpx=
7500Åの各特性である。このように、下地構造が
一様でない半導体装置の製造工程の中で、多結晶
シリコンなどの被着層を全面同一のレーザーパワ
ーで照射加熱しても、照射後の状態は一様でな
い。このことはその後に行なわれるパターニング
におけるエツチング速度の不均一性となつて現わ
れるため、微細パターンの形成はこれらエツチン
グ率を考慮したパターンをあらかじめ形成しなけ
ればならないなどの欠点があつた。 However, the base dielectric layer formed under this polycrystalline silicon or other deposited layer, such as a thick oxide film (field), a thin oxide film (gate), and exposed areas of the silicon surface (direct contact), may vary. Since the structure is not uniform in the vertical and horizontal directions, the state of heat conduction is not uniform over the entire surface of the wafer. For this reason, when a deposited layer such as polycrystalline silicon is irradiated and heated with the same laser power, the state change experienced by the deposited layer becomes extremely non-uniform. That is, in FIG. 1, the vertical axis shows the sheet resistance value (Ω/□) of polycrystalline silicon formed on regions with different base oxide film thicknesses, and the horizontal axis shows the laser power (Watts). Note that polycrystalline silicon has a thickness of 5000Å and a voltage of 1× at 100KeV.
10 16 As + /cm 2 was implanted, and the annealing conditions using argon laser were T sub = 400°C,
X scao = 50 cm/s, Y step = 16 μm. As shown in FIG. 1, when the oxide film that is the underlying dielectric layer is thick, heat conduction is poorer than when it is thin, so the situation is equivalent to irradiation with a high-power laser beam. A is t px = 500Å, B is t px =
These are the characteristics of 7500Å. As described above, in the manufacturing process of a semiconductor device whose underlying structure is not uniform, even if the entire surface of the adhered layer, such as polycrystalline silicon, is irradiated and heated with the same laser power, the state after irradiation is not uniform. This appears as non-uniformity in the etching rate in the subsequent patterning, and therefore, the formation of fine patterns has the disadvantage that a pattern must be formed in advance taking these etching rates into consideration.
したがつて、この発明の目的は下地誘電体層の
厚さが異なつても、半導体多結晶層などの被着層
を同一のレーザーパワーで照射加熱しながら走査
しても、同一のアニール状態になり、一様なエツ
チング率、電気特性が得られるようにした半導体
装置の製造方法を提供するものである。 Therefore, an object of the present invention is to achieve the same annealing state even if the thickness of the base dielectric layer differs, even if the deposited layer such as a semiconductor polycrystalline layer is scanned while being irradiated and heated with the same laser power. The present invention provides a method for manufacturing a semiconductor device in which uniform etching rate and electrical characteristics can be obtained.
このような目的を達成するため、この発明は下
地誘電体層がない領域または薄い領域上の被着層
上のみに薄い誘電体層を形成するものであり、以
下実施例を用いて詳細に説明する。 In order to achieve such an object, the present invention forms a thin dielectric layer only on the deposited layer in areas where there is no underlying dielectric layer or in thin areas, and will be described in detail below using Examples. do.
第2図a〜第2図cはこの発明に係る半導体装
置の製造方法の一実施例を示す製造工程順の断面
図である。同図において、1は厚いフイールド酸
化膜、2は薄いゲート酸化膜、3は直接コンタク
ト領域、4はレーザービームなどの光ビームでア
ニールされるべき、半導体多結晶層としての多結
晶シリコン層、5はシリコン基板、6はこの多結
晶シリコン層4上に形成した薄い誘電体層として
の薄い酸化膜である。 FIGS. 2a to 2c are cross-sectional views showing an embodiment of the method for manufacturing a semiconductor device according to the present invention in the order of manufacturing steps. In the figure, 1 is a thick field oxide film, 2 is a thin gate oxide film, 3 is a direct contact region, 4 is a polycrystalline silicon layer as a semiconductor polycrystalline layer to be annealed with a light beam such as a laser beam, and 5 6 is a silicon substrate, and 6 is a thin oxide film formed on this polycrystalline silicon layer 4 as a thin dielectric layer.
なお、前記厚いフイールド酸化膜1は厚い下地
誘電体層がある部分であり、薄いゲート酸化膜2
は薄い下地誘電体層がある部分であり、直接コン
タクト領域3は下地誘電体層がない部分である。 Note that the thick field oxide film 1 is a portion where there is a thick base dielectric layer, and the thin gate oxide film 2
is a portion where there is a thin underlying dielectric layer, and the direct contact region 3 is a portion where there is no underlying dielectric layer.
次に、上記構成による半導体装置の製造工程に
つてい説明する。まず、第2図aに示す被着層と
しての多結晶シリコン層4上に、第2図bに示す
ように、薄い誘電体層としての薄い酸化膜6を形
成する。そして、第2図bに示すように、フイー
ルド形成に用いたものと同じマスクを用いて、前
記薄い酸化膜6をパターニングすることにより、
下地誘電体層が厚い領域上の多結晶シリコン4上
では薄い酸化膜6を除くことができる。一方、下
地誘電体層がない領域上あるいは薄い領域上の多
結晶シリコン4上には薄い酸化膜6を形成するこ
とができる。したがつて、例えば第3図に示すよ
うに、この薄い酸化膜6の厚みを800Åに設定す
ると、この薄い酸化膜6が反射防止膜として働
き、下地誘電体層がない領域上あるいは薄い領域
上の多結晶シリコン4にはその受ける照射パワー
が他の下地誘電体層が厚い領域上の多結晶シリコ
ン4よりも強くなる。このため、下地誘電体層の
厚みにかかわらず、多結晶シリコン4を同一のア
ニール状態にすることができる。 Next, the manufacturing process of the semiconductor device with the above configuration will be explained. First, as shown in FIG. 2b, a thin oxide film 6 as a thin dielectric layer is formed on a polycrystalline silicon layer 4 as an adhesion layer shown in FIG. 2a. Then, as shown in FIG. 2b, the thin oxide film 6 is patterned using the same mask used for field formation.
The thin oxide film 6 can be removed on the polycrystalline silicon 4 on the region where the underlying dielectric layer is thick. On the other hand, a thin oxide film 6 can be formed on the polycrystalline silicon 4 on a region where there is no base dielectric layer or on a thin region. Therefore, for example, if the thickness of this thin oxide film 6 is set to 800 Å as shown in FIG. The irradiation power received by the polycrystalline silicon 4 is stronger than that of the polycrystalline silicon 4 on other regions where the underlying dielectric layer is thick. Therefore, polycrystalline silicon 4 can be brought into the same annealed state regardless of the thickness of the underlying dielectric layer.
なお、以上の実施例では熱酸化膜で薄い酸化膜
6を形成することがプロセスフロー上有利である
が、この酸化膜6の形成方法は任意の方法でよい
ことはもちろんである。また、実施例では酸化膜
6を用いたが、窒化膜によつても同様にできるこ
とはもちろんである。また、半導体多結晶層とし
て多結晶シリコンを用いたがこれに限定されない
ことはもちろんである。 In the above embodiments, it is advantageous in terms of the process flow to form the thin oxide film 6 using a thermal oxide film, but it goes without saying that the oxide film 6 may be formed by any method. Furthermore, although the oxide film 6 is used in the embodiment, it goes without saying that a nitride film can also be used in the same manner. Further, although polycrystalline silicon is used as the semiconductor polycrystalline layer, it is needless to say that the present invention is not limited to this.
以上、詳細に説明したように、この発明に係る
半導体装置の製造方法によれば半導体ウエハ全面
を同一の光ビームパワーで照射し走査しながらア
ニールを行なつても、下地誘電体層の厚みにかか
わらず、半導体多結晶層を同一のアニール状態に
することができ、一様なエツチング率、電気特性
が得られるなどの効果がある。 As described above in detail, according to the method of manufacturing a semiconductor device according to the present invention, even if the entire surface of the semiconductor wafer is irradiated with the same light beam power and annealed while scanning, the thickness of the underlying dielectric layer will not change. Regardless of the method, the semiconductor polycrystalline layer can be brought to the same annealing state, and there are effects such as uniform etching rate and uniform electrical characteristics.
第1図は下地酸化膜厚の異なる、あらかじめヒ
素をドープされた多結晶シリコンのシート抵抗値
(Ω/□)のレーザーパワー(Watts)依存性を
示す図、第2図はこの発明に係る半導体装置の製
造方法の一実施例を示す製造工程順の断面図、第
3図は第2図において、シリコン基板上に酸化膜
を形成した場合の反射率を波長5145Åについて計
算したものであり、酸化膜厚変化に伴つて反射率
の変化を示す図である。
1……フイールド酸化膜、2……ゲート酸化
膜、3……直接コンタクト領域、4……多結晶シ
リコン層、5……シリコン基板、6……薄い酸化
膜。なお、同一符号は同一または相当部分を示
す。
Figure 1 shows the laser power (Watts) dependence of the sheet resistance (Ω/□) of polycrystalline silicon pre-doped with arsenic with different base oxide film thicknesses, and Figure 2 shows the dependence of the sheet resistance (Ω/□) on the laser power (Watts) for the semiconductor according to the present invention. Figure 3 is a cross-sectional view of the manufacturing process order showing an example of the device manufacturing method. FIG. 3 is a diagram showing changes in reflectance with changes in film thickness. DESCRIPTION OF SYMBOLS 1... Field oxide film, 2... Gate oxide film, 3... Direct contact region, 4... Polycrystalline silicon layer, 5... Silicon substrate, 6... Thin oxide film. Note that the same reference numerals indicate the same or equivalent parts.
Claims (1)
厚さの異なるまた部分的に欠如した下地誘電体層
上に半導体多結晶層を被着し、この半導体多結晶
層をレーザビームで照射加熱しながら走査する工
程を含む半導体装置の製造方法において、下地誘
電体層がない領域および下地誘電体層が薄い領域
上の半導体多結晶層上のみに薄い誘電体層を形成
し、同一のレーザビームパワーで前記半導体多結
晶層を照射加熱しながら走査してアニールするこ
とを特徴とする半導体装置の製造方法。 2 前記薄い誘電体層は、半導体多結晶層を構成
する物質の酸化物あるいは窒化物であることを特
徴とする特許請求の範囲第1項記載の半導体装置
の製造方法。 3 前記薄い誘電体層は、下地誘電体層の厚い領
域の形成に用いたマスクを用いて形成することを
特徴とする特許請求の範囲第1項記載の半導体装
置の製造方法。[Scope of Claims] 1. A semiconductor polycrystalline layer is deposited on a base dielectric layer formed on a main surface of a semiconductor wafer and has a different thickness in the plane direction and is partially missing, and this semiconductor polycrystalline layer is In a method for manufacturing a semiconductor device that includes a step of scanning while irradiating and heating with a laser beam, a thin dielectric layer is formed only on a semiconductor polycrystalline layer in an area where there is no underlying dielectric layer and an area where the underlying dielectric layer is thin. A method for manufacturing a semiconductor device, characterized in that the semiconductor polycrystalline layer is scanned and annealed while being irradiated and heated with the same laser beam power. 2. The method of manufacturing a semiconductor device according to claim 1, wherein the thin dielectric layer is an oxide or nitride of a substance constituting a semiconductor polycrystalline layer. 3. The method of manufacturing a semiconductor device according to claim 1, wherein the thin dielectric layer is formed using a mask used for forming the thick region of the underlying dielectric layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56008817A JPS57122534A (en) | 1981-01-22 | 1981-01-22 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56008817A JPS57122534A (en) | 1981-01-22 | 1981-01-22 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57122534A JPS57122534A (en) | 1982-07-30 |
| JPS628012B2 true JPS628012B2 (en) | 1987-02-20 |
Family
ID=11703358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56008817A Granted JPS57122534A (en) | 1981-01-22 | 1981-01-22 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57122534A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893224A (en) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | Preparation of semiconductor single crystal film |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5548926A (en) * | 1978-10-02 | 1980-04-08 | Hitachi Ltd | Preparation of semiconductor device |
-
1981
- 1981-01-22 JP JP56008817A patent/JPS57122534A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57122534A (en) | 1982-07-30 |
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