JPS628027B2 - - Google Patents
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- JPS628027B2 JPS628027B2 JP55156140A JP15614080A JPS628027B2 JP S628027 B2 JPS628027 B2 JP S628027B2 JP 55156140 A JP55156140 A JP 55156140A JP 15614080 A JP15614080 A JP 15614080A JP S628027 B2 JPS628027 B2 JP S628027B2
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- Japan
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- oxidation
- oxide film
- substrate
- material layer
- manufacturing
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に絶
縁物による素子分離技術を改良した半導体装置の
製造方法に係る。
縁物による素子分離技術を改良した半導体装置の
製造方法に係る。
半導体集積回路における分離技術に関しては高
集積化、製造プロセスの容易化を図るものとして
一般に分離領域を選択酸化技術によつて形成した
酸化膜を使用するものが知られている。この方式
によれば、能動領域の周囲が酸化膜によつて取り
囲まれているため、ベース拡散等においてセルフ
アラインメントが可能で従来のようなマスク含せ
のための不要な部分が省略でき、高集積化が可能
となり、また側面が深い酸化膜により構成された
ことによつて接合容量は桁違いに減少する。しか
しながら、この方式ではシリコン基板中に熱酸化
膜を選択的に埋没させる構造のため、シリコン基
板に大きな歪が生じ、素子の電気的特性を劣化さ
せ、耐酸化性マスクの構造、構成、膜厚及び選択
酸化条件、時にはシリコン基板そのものの材料自
身の選択に著しい制限を与えている。これは、例
えば文献IEDM“High Pressure Oxidation for
Isolation of High Speed Bipolar Devices”
1979年PP340〜343に記載されている。
集積化、製造プロセスの容易化を図るものとして
一般に分離領域を選択酸化技術によつて形成した
酸化膜を使用するものが知られている。この方式
によれば、能動領域の周囲が酸化膜によつて取り
囲まれているため、ベース拡散等においてセルフ
アラインメントが可能で従来のようなマスク含せ
のための不要な部分が省略でき、高集積化が可能
となり、また側面が深い酸化膜により構成された
ことによつて接合容量は桁違いに減少する。しか
しながら、この方式ではシリコン基板中に熱酸化
膜を選択的に埋没させる構造のため、シリコン基
板に大きな歪が生じ、素子の電気的特性を劣化さ
せ、耐酸化性マスクの構造、構成、膜厚及び選択
酸化条件、時にはシリコン基板そのものの材料自
身の選択に著しい制限を与えている。これは、例
えば文献IEDM“High Pressure Oxidation for
Isolation of High Speed Bipolar Devices”
1979年PP340〜343に記載されている。
また、窒化シリコン膜をマスクとして熱酸化を
行なうと、“ホワイトリボン”と称するシリコン
ナイトライド膜が窒化シリコン膜の下のSi基板中
に形成され、これが素子の耐圧不良の原因とな
る。更に、耐酸化性マスクとして窒化シリコン膜
と酸化膜からなる２重層のものを使用するため、
１μｍに近いバーズビークが窒化シリコン膜下に
喰い込み、その結果２μｍ以下の素子間分離膜の
形成が困難であつた。これは、例えば文献Birds
Beak、Configuration and Elimination of Gate
Oxide Thinnig Produced during Selection
Oxidation”1980年 P216〜222 Ｊ、Ｅ、Ｃ、Ｓ
に記載されている。
行なうと、“ホワイトリボン”と称するシリコン
ナイトライド膜が窒化シリコン膜の下のSi基板中
に形成され、これが素子の耐圧不良の原因とな
る。更に、耐酸化性マスクとして窒化シリコン膜
と酸化膜からなる２重層のものを使用するため、
１μｍに近いバーズビークが窒化シリコン膜下に
喰い込み、その結果２μｍ以下の素子間分離膜の
形成が困難であつた。これは、例えば文献Birds
Beak、Configuration and Elimination of Gate
Oxide Thinnig Produced during Selection
Oxidation”1980年 P216〜222 Ｊ、Ｅ、Ｃ、Ｓ
に記載されている。
本発明は上記欠点を解消するためになされたも
ので、半導体基板上に該基板より酸化速度の速い
材料層を形成し、この材料層上に直接窒化シリコ
ンからなる耐酸化性マスクを選択的に形成した
後、該マスクを用いて材料層を選択酸化し、ひき
つづき、マスク除去、その下の残存材料層の少な
くとも一部除去を行なうことによつて、選択酸化
時、半導体基板への熱影響による欠陥発生を防止
し、かつ同選択酸化時のベーズビークの発生を抑
制すると共に材料層上へのオキシナイトライド膜
の生成を防止でき、ひいては電気特性が良好で、
変換差の小さい微細素子に適した半導体装置の製
造方法を提供しようとするものである。
ので、半導体基板上に該基板より酸化速度の速い
材料層を形成し、この材料層上に直接窒化シリコ
ンからなる耐酸化性マスクを選択的に形成した
後、該マスクを用いて材料層を選択酸化し、ひき
つづき、マスク除去、その下の残存材料層の少な
くとも一部除去を行なうことによつて、選択酸化
時、半導体基板への熱影響による欠陥発生を防止
し、かつ同選択酸化時のベーズビークの発生を抑
制すると共に材料層上へのオキシナイトライド膜
の生成を防止でき、ひいては電気特性が良好で、
変換差の小さい微細素子に適した半導体装置の製
造方法を提供しようとするものである。
すなわち、本発明は半導体基板上に該基板より
酸化速度の速い材料層を形成する工程と、この材
料層上に直接窒化シリコンからなる耐酸化性マス
クを選択的に形成した後、該マスクを用いて前記
材料層を選択酸化し、厚い酸化膜を形成する工程
と、前記耐酸化性マスクを除去した後、露出した
残存材料層の少なくとも一部を除去する工程とを
具備したことを特徴とするものである。
酸化速度の速い材料層を形成する工程と、この材
料層上に直接窒化シリコンからなる耐酸化性マス
クを選択的に形成した後、該マスクを用いて前記
材料層を選択酸化し、厚い酸化膜を形成する工程
と、前記耐酸化性マスクを除去した後、露出した
残存材料層の少なくとも一部を除去する工程とを
具備したことを特徴とするものである。
本発明における半導体基板より酸化速度の速い
材料層は選択酸化により素子間分離膜としての酸
化膜を形成するために利用される。かかる材料と
しては、例えばリン、砒素、ボロンなどの不純物
が高濃度ドープされた多結晶シリコン、或いはモ
リブデンシリサイド、タングステンシリサイド、
タンタルシリサイドなどの金属硅化物等を挙げる
ことができる。なお、材料層を半導体基板上に形
成するにあたつては、酸化膜を介して材料層を形
成してもよい。このように基板と材料層の間に酸
化膜を介在させることにより、特に材料層として
高濃度不純物ドープ多結晶シリコン層を用いた場
合、選択酸化時に該多結晶シリコン層中の不純物
が基板中に拡散するのを該酸化膜により阻止でき
る利点を有する。また、材料層として不純物ドー
プ多結晶シリコン層を用い、この残存多結晶シリ
コン層をエツチングするに際しても、前記酸化膜
が基板に対するエツチングストツパとして作用す
る。
材料層は選択酸化により素子間分離膜としての酸
化膜を形成するために利用される。かかる材料と
しては、例えばリン、砒素、ボロンなどの不純物
が高濃度ドープされた多結晶シリコン、或いはモ
リブデンシリサイド、タングステンシリサイド、
タンタルシリサイドなどの金属硅化物等を挙げる
ことができる。なお、材料層を半導体基板上に形
成するにあたつては、酸化膜を介して材料層を形
成してもよい。このように基板と材料層の間に酸
化膜を介在させることにより、特に材料層として
高濃度不純物ドープ多結晶シリコン層を用いた場
合、選択酸化時に該多結晶シリコン層中の不純物
が基板中に拡散するのを該酸化膜により阻止でき
る利点を有する。また、材料層として不純物ドー
プ多結晶シリコン層を用い、この残存多結晶シリ
コン層をエツチングするに際しても、前記酸化膜
が基板に対するエツチングストツパとして作用す
る。
本発明においては窒化シリコンからなる耐酸化
性マスクを材料層上に直接形成することを特長と
し、かかる状態において選択酸化を行なうことに
よつて、耐酸化性マスク下に酸化膜が喰い込む、
いわゆるバーズビークを著しく抑制できると共
に、マスク下の材料層表面の一部にオキシナイト
ライド膜が生成されるのを防止できる。なお、オ
キシナイトライド膜が生成されないことによる効
果は以下の如くである。即ち、選択酸化により材
料層の露出部付近に厚い酸化膜を形成し、マスク
を除去した後、残存材料層を除去するが、この除
去にあたつては形成すべき素子間分離膜がオーバ
ーハング構造となるのを避けるために反応性スパ
ツタイオンエツチングにより除去する。しかし、
このエツチング時に残存した帯状のオキシナイト
ライド膜がエツチングマスクとして作用し、厚い
酸化膜に沿つて材料層が残る。こうした状態で残
つた材料層を熱酸化して酸化膜に変換すると、素
子間分離膜の面積が広くなる、つまり寸法変換差
が大きくなり、素子の微細化の妨げとなる。した
がつて、選択酸化時に、耐酸化性マスク下の材料
層表面の一部にオキシナイトライド膜が生じない
ことは、素子の微細化の点から極めて有益であ
る。
性マスクを材料層上に直接形成することを特長と
し、かかる状態において選択酸化を行なうことに
よつて、耐酸化性マスク下に酸化膜が喰い込む、
いわゆるバーズビークを著しく抑制できると共
に、マスク下の材料層表面の一部にオキシナイト
ライド膜が生成されるのを防止できる。なお、オ
キシナイトライド膜が生成されないことによる効
果は以下の如くである。即ち、選択酸化により材
料層の露出部付近に厚い酸化膜を形成し、マスク
を除去した後、残存材料層を除去するが、この除
去にあたつては形成すべき素子間分離膜がオーバ
ーハング構造となるのを避けるために反応性スパ
ツタイオンエツチングにより除去する。しかし、
このエツチング時に残存した帯状のオキシナイト
ライド膜がエツチングマスクとして作用し、厚い
酸化膜に沿つて材料層が残る。こうした状態で残
つた材料層を熱酸化して酸化膜に変換すると、素
子間分離膜の面積が広くなる、つまり寸法変換差
が大きくなり、素子の微細化の妨げとなる。した
がつて、選択酸化時に、耐酸化性マスク下の材料
層表面の一部にオキシナイトライド膜が生じない
ことは、素子の微細化の点から極めて有益であ
る。
本発明における残存材料層の除去手段として
は、酸化膜端部下がオーバーハング構造となるの
を避けるために、基板に対して略垂直に残存材料
層をエツチングし得る反応性スパツタイオンエツ
チング法、イオンビームエツチング法などの異方
性エツチング法を採用することが望ましい。
は、酸化膜端部下がオーバーハング構造となるの
を避けるために、基板に対して略垂直に残存材料
層をエツチングし得る反応性スパツタイオンエツ
チング法、イオンビームエツチング法などの異方
性エツチング法を採用することが望ましい。
次に、本発明をｎチヤンネルMOSICの製造に
適用した例について第１図〜第６図を参照して説
明する。
適用した例について第１図〜第６図を参照して説
明する。
実施例
〔〕 まず、ｐ型の単結晶シリコン基板１を熱
酸化処理して、その主面に厚さ1000A゜の熱酸
化膜２を成長させた後、熱酸化膜２上に多結晶
シリコンをPOCl3雰囲気中で気相成長させ、基
板より酸化速度の速い材料層である厚さ4000A
゜のリンドープ多結晶シリコン層３を堆積した
（第１図図示）。つづいて、多結晶シリコン層３
上に直接厚さ2000A゜の窒化シリコン膜を気相
成長法により堆積し、反応性スパツタイオンエ
ツチングを用いてフオトエツチングプロセスに
よりパターニングして幅（Ｗ）が２μｍ、パタ
ーンピツチ（Ｐ）が２μｍの複数の窒化シリコ
ンパターン４……を形成した。ひきつづき、窒
化シリコンパターン４……をマスクとしてボロ
ンを出力180KeV、ドーズ量４×1013／cm2の条
件でイオン注入し、活性化して基板１にp+型
のチヤンネルストツパ５……を形成した（第２
図図示）。なお、この場合窒化シリコンパター
ンの形成に使用したフオトレジストパターンを
マスクとしてボロンのイオン注入を行なつても
よい。
酸化処理して、その主面に厚さ1000A゜の熱酸
化膜２を成長させた後、熱酸化膜２上に多結晶
シリコンをPOCl3雰囲気中で気相成長させ、基
板より酸化速度の速い材料層である厚さ4000A
゜のリンドープ多結晶シリコン層３を堆積した
（第１図図示）。つづいて、多結晶シリコン層３
上に直接厚さ2000A゜の窒化シリコン膜を気相
成長法により堆積し、反応性スパツタイオンエ
ツチングを用いてフオトエツチングプロセスに
よりパターニングして幅（Ｗ）が２μｍ、パタ
ーンピツチ（Ｐ）が２μｍの複数の窒化シリコ
ンパターン４……を形成した。ひきつづき、窒
化シリコンパターン４……をマスクとしてボロ
ンを出力180KeV、ドーズ量４×1013／cm2の条
件でイオン注入し、活性化して基板１にp+型
のチヤンネルストツパ５……を形成した（第２
図図示）。なお、この場合窒化シリコンパター
ンの形成に使用したフオトレジストパターンを
マスクとしてボロンのイオン注入を行なつても
よい。
〔〕 次いで、窒化シリコンパターン４……を
耐酸化性マスクとして多結晶シリコン層３を選
択酸化した。この時、多結晶シリコン層３の露
出部付近が酸化されて寸法変換差が0.15μｍの
素子間分離用の厚さ6000A゜の厚い酸化膜６が
形成された（第３図図示）。また、窒化シリコ
ンパターン４……下の厚い酸化膜６に沿う残存
多結晶シリコン層３′の表面部分にはオキシナ
イトライド膜は全く生じなかつた。更に、同選
択酸化において、多結晶シリコン層３′中のリ
ンがシリコン基板１に拡散するのを熱酸化膜２
により阻止された。
耐酸化性マスクとして多結晶シリコン層３を選
択酸化した。この時、多結晶シリコン層３の露
出部付近が酸化されて寸法変換差が0.15μｍの
素子間分離用の厚さ6000A゜の厚い酸化膜６が
形成された（第３図図示）。また、窒化シリコ
ンパターン４……下の厚い酸化膜６に沿う残存
多結晶シリコン層３′の表面部分にはオキシナ
イトライド膜は全く生じなかつた。更に、同選
択酸化において、多結晶シリコン層３′中のリ
ンがシリコン基板１に拡散するのを熱酸化膜２
により阻止された。
〔〕 次いで、窒化シリコンパターン４……を
CF4系のドライエツチングにより除去した後、
残存多結晶シリコン層３′をCCl4系の反応性ス
パツタイオンエツチングで除去した。この時、
残存多結晶シリコン層３′表面にはオキシナイ
トライド膜が存在していないため、厚い酸化膜
６に対してセルフアラインで該多結晶シリコン
層３′が略垂直にエツチングされ、第４図に示
す如く厚い酸化膜６のオーバーハング部に多結
晶シリコン層３″が残つた。つづいて、露出し
た熱酸化膜２部分をフツ化アンモニウム液で除
去して基板１表面の一部を露出させた後、熱酸
化処理を施した。この時、単結晶シリコン基板
１の露出面に厚さ400A゜のゲート酸化膜７が
成長されると同時に、オーバーハング部に残つ
た多結晶シリコン層３″が酸化膜となり前記厚
い酸化膜と共にオーバーハングのない素子間分
離膜８が形成された（第５図図示）。ひきつづ
き素子間分離膜８をマスクとしてボロンを出力
40KeV、ドーズ量３×1011／cm2の条件でゲート
酸化膜７下の基板１のチヤンネル部にイオン注
入して閾値制御のためのp+型不純物領域９を
形成した（同第５図図示）。
CF4系のドライエツチングにより除去した後、
残存多結晶シリコン層３′をCCl4系の反応性ス
パツタイオンエツチングで除去した。この時、
残存多結晶シリコン層３′表面にはオキシナイ
トライド膜が存在していないため、厚い酸化膜
６に対してセルフアラインで該多結晶シリコン
層３′が略垂直にエツチングされ、第４図に示
す如く厚い酸化膜６のオーバーハング部に多結
晶シリコン層３″が残つた。つづいて、露出し
た熱酸化膜２部分をフツ化アンモニウム液で除
去して基板１表面の一部を露出させた後、熱酸
化処理を施した。この時、単結晶シリコン基板
１の露出面に厚さ400A゜のゲート酸化膜７が
成長されると同時に、オーバーハング部に残つ
た多結晶シリコン層３″が酸化膜となり前記厚
い酸化膜と共にオーバーハングのない素子間分
離膜８が形成された（第５図図示）。ひきつづ
き素子間分離膜８をマスクとしてボロンを出力
40KeV、ドーズ量３×1011／cm2の条件でゲート
酸化膜７下の基板１のチヤンネル部にイオン注
入して閾値制御のためのp+型不純物領域９を
形成した（同第５図図示）。
〔〕 次いで、常法にしたがつてゲート酸化膜
７上に多結晶シリコンからなるゲート電極１０
を形成し、同ゲート電極１０をマスクとして砒
素のイオン注入、活性化を施してn+型のソー
ス、ドレイン（図示せず）を形成し、CVD−
SiO2膜、Al酸線形成等を経た後、1000℃、60
分間の熱処理を施して閾値が約0.8Vのｎチヤ
ンネルMOSICを製造した（第６図図示）。
７上に多結晶シリコンからなるゲート電極１０
を形成し、同ゲート電極１０をマスクとして砒
素のイオン注入、活性化を施してn+型のソー
ス、ドレイン（図示せず）を形成し、CVD−
SiO2膜、Al酸線形成等を経た後、1000℃、60
分間の熱処理を施して閾値が約0.8Vのｎチヤ
ンネルMOSICを製造した（第６図図示）。
しかして、本発明は単結晶シリコン基板１上
に設けられた該基板より酸化速度の速いリンド
ープ多結晶シリコン層３を選択酸化することに
より素子間分離膜を形成するため、基板１への
熱影響を抑制でき、熱影響に伴なう基板１への
欠陥発生、不純物の再拡散を少なくできる。ま
た、従来の選択酸化法の如く基板１を直接酸化
して素子間分離膜を造るのではなく、基板１上
のリンドープ多結晶シリコン層３の選択酸化に
より素子間分離膜８を形成するため、基板１へ
の多大なストレス発生を防止できる。しかも、
多結晶シリコン層３上に直接窒化シリコンパタ
ーン４……を形成した選択酸化においてはオキ
シナイトライド膜が多結晶シリコン層３上の一
部に形成されないことは勿論、基板１上にも全
く形成されない。したがつて欠陥の極めて少な
い単結晶シリコン基板１を有することから、電
気特性が良好で高信頼性のｎチヤンネル
MOSICを製造できる。
に設けられた該基板より酸化速度の速いリンド
ープ多結晶シリコン層３を選択酸化することに
より素子間分離膜を形成するため、基板１への
熱影響を抑制でき、熱影響に伴なう基板１への
欠陥発生、不純物の再拡散を少なくできる。ま
た、従来の選択酸化法の如く基板１を直接酸化
して素子間分離膜を造るのではなく、基板１上
のリンドープ多結晶シリコン層３の選択酸化に
より素子間分離膜８を形成するため、基板１へ
の多大なストレス発生を防止できる。しかも、
多結晶シリコン層３上に直接窒化シリコンパタ
ーン４……を形成した選択酸化においてはオキ
シナイトライド膜が多結晶シリコン層３上の一
部に形成されないことは勿論、基板１上にも全
く形成されない。したがつて欠陥の極めて少な
い単結晶シリコン基板１を有することから、電
気特性が良好で高信頼性のｎチヤンネル
MOSICを製造できる。
また、リンドープ多結晶シリコン層３の選択
酸化時、窒化シリコンパターン４……下の多結
晶シリコン層３部分への酸化膜の喰い込み、つ
まリバーズビークは0.15μｍに抑えられるこ
と、並びに残存多結晶シリコン層３′表面の一
部にオキシナイトライド膜が生成せず、厚い酸
化膜６に対してセルフアラインで該多結晶シリ
コン層３′を略垂直にエツチングできることに
より、寸法交換差が少なく微細な素子分離膜８
を形成でき、その結果素子の微細化が達成され
たMOSICを得ることができる。
酸化時、窒化シリコンパターン４……下の多結
晶シリコン層３部分への酸化膜の喰い込み、つ
まリバーズビークは0.15μｍに抑えられるこ
と、並びに残存多結晶シリコン層３′表面の一
部にオキシナイトライド膜が生成せず、厚い酸
化膜６に対してセルフアラインで該多結晶シリ
コン層３′を略垂直にエツチングできることに
より、寸法交換差が少なく微細な素子分離膜８
を形成でき、その結果素子の微細化が達成され
たMOSICを得ることができる。
なお、本発明は上記実施例の如きｎチヤンネ
ルMOSICの製造のみに限らず、ｐチヤンネル
MOSIC、バイポーラIC、I2L、CCD等にも同様
に適用することができる。
ルMOSICの製造のみに限らず、ｐチヤンネル
MOSIC、バイポーラIC、I2L、CCD等にも同様
に適用することができる。
以上詳述した如く、本発明によれば半導体基板
上の材料層を選択酸化することにより基板への欠
陥発生を少なくして素子間分離膜を形成でき、し
かも、選択酸化時のマスク下へのバードビークの
発生を抑制できると共に残存材料層の除去時にエ
ツチングマスクとして働らくオキシナイトライド
膜の生成がなく微細な素子間分離膜の形成が可能
となり、もつて、電気的特性が良好で素子の微細
化を達成した半導体装置の製造方法を提供できる
ものである。
上の材料層を選択酸化することにより基板への欠
陥発生を少なくして素子間分離膜を形成でき、し
かも、選択酸化時のマスク下へのバードビークの
発生を抑制できると共に残存材料層の除去時にエ
ツチングマスクとして働らくオキシナイトライド
膜の生成がなく微細な素子間分離膜の形成が可能
となり、もつて、電気的特性が良好で素子の微細
化を達成した半導体装置の製造方法を提供できる
ものである。
第１図〜第６図は本発明の実施例におけるｎチ
ヤンネルMOSICの製造工程を示す断面図であ
る。 １……ｐ型単結晶シリコン基板、２……熱酸化
膜、３……リンドープ多結晶シリコン層、３′…
…残存多結晶シリコン層、４……窒化シリコンパ
ターン、５……p+型のチヤンネルストツパ、６
……厚い酸化膜、７……ゲート酸化膜、８……素
子間分離膜、９……p+型不純物領域、１０……
ゲート電極。
ヤンネルMOSICの製造工程を示す断面図であ
る。 １……ｐ型単結晶シリコン基板、２……熱酸化
膜、３……リンドープ多結晶シリコン層、３′…
…残存多結晶シリコン層、４……窒化シリコンパ
ターン、５……p+型のチヤンネルストツパ、６
……厚い酸化膜、７……ゲート酸化膜、８……素
子間分離膜、９……p+型不純物領域、１０……
ゲート電極。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に該基板より酸化速度の速い材
料層を形成する工程と、この材料層上に直接窒化
シリコンからなる耐酸化性マスクを選択的に形成
した後、該マスクを用いて前記材料層を選択酸化
し、厚い酸化膜を形成する工程と、前記耐酸化性
マスクを除去した後、露出した残存材料層の少な
くとも一部を除去する工程とを具備したことを特
徴とする半導体装置の製造方法。 ２ 半導体基板上に該基板より酸化速度の速い材
料層を酸化膜を介して形成することを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方
法。 ３ 半導体基板より酸化速度の速い材料として、
高濃度不純物ドープ多結晶シリコン、モリブデン
シリサイド及びタングステンシリサイドのうちの
少なくとも１つの材料を用いることを特徴とする
特許請求の範囲第１項又は第２項記載の半導体装
置の製造方法。 ４ 耐酸化性マスクを半導体基板と同導電型の不
純物のドーピングマスクとして用いることを特徴
とする特許請求の範囲第１項ないし第３項いずれ
か記載の半導体装置の製造方法。 ５ 露出した残存材料層の少なくとも一部を除去
するに際し、異方性エツチングを用いて行なうこ
とを特徴とする特許請求の範囲第１項ないし第４
項いずれか記載の半導体装置の製造方法。 ６ 選択酸化により形成された酸化膜が素子間分
離膜であることを特徴とする特許請求の範囲第１
項ないし第５項いずれか記載の半導体装置の製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55156140A JPS5779638A (en) | 1980-11-06 | 1980-11-06 | Manufacture of semiconductor device |
| EP81305215A EP0051488B1 (en) | 1980-11-06 | 1981-11-02 | Method for manufacturing a semiconductor device |
| DE8181305215T DE3168688D1 (en) | 1980-11-06 | 1981-11-02 | Method for manufacturing a semiconductor device |
| US06/317,616 US4459325A (en) | 1980-11-06 | 1981-11-03 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55156140A JPS5779638A (en) | 1980-11-06 | 1980-11-06 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5779638A JPS5779638A (en) | 1982-05-18 |
| JPS628027B2 true JPS628027B2 (ja) | 1987-02-20 |
Family
ID=15621193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55156140A Granted JPS5779638A (en) | 1980-11-06 | 1980-11-06 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5779638A (ja) |
-
1980
- 1980-11-06 JP JP55156140A patent/JPS5779638A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5779638A (en) | 1982-05-18 |
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