JPS6280Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 この考案は、一般に半導体メモリイ装置、特に
可変閾値電界効果トランジスタを有する不揮発性
メモリイ装置に関するものである。

〔従来の技術〕

従来のMNOSメモリイではデータは何回も何回
もメモリイへ再書込みされることができる。メモ
リイ・セルは、２進数０が書込まれる前に、２進
数１を何回も１つの行に書込んでいたかもしれな
い。これは、可変閾値トランジスタの閾値電圧
を、書込み状態下で飽和閾値状態と呼ばれる最大
範囲まで移行させる。反対の状態の２進数レベル
をメモリイ・セルへ書込みたい時には、単一のパ
ルスは、トランジスタの閾値電圧を先行飽和状態
例えば−２ボルトから反対の非飽和状態例えば−
５ボルトまで移行するのに適した分極電圧を持た
ねばならない。MNOSトランジスタの閾値電圧
を、第１の２進数レベルを表わす飽和状態から例
えば３ボルトの第２の２進数レベルまで移行させ
るのに要する代表的な書込み持続時間は２〜３マ
イクロ秒である。これは、従来のMNOSメモリイ
のための最短書込みサイクル時間が４〜６マイク
ロ秒に制限されることを意味する。

MNOSトランジスタのような可変閾値トランジ
スタに２進数レベルを書込み時間、すなわち電圧
を移行する時間を短くするために、ゲート絶縁体
の両端間の電圧ないし電界は分極電圧を上昇させ
ることで上昇される。不幸なことには、書込みサ
イクル中可変閾値トランジスタのゲート絶縁体の
両端間の高い電界は、より小さい閾値電圧ウイン
ドウ（Window）および縮められた保持時間のよ
うな不所要な耐久現象を促進する。MNOSトラン
ジスタの耐久現象は、代表的なランダム・アクセ
ス・メモリイにおいて非常に多数の書込みサイク
ルに耐えれるメモリイ・トランジスタのための要
件に対してカウンタを動かす。

〔考案が解決しようとする問題点〕

この考案の目的は、最短の書込みサイクル時間
を提供しかつメモリイ・セルに課せられる書込み
サイクルの数を最少にすることである。

〔問題点を解決するための手段〕

この考案は、その広い意味で、第１可変閾値電
界効果トランジスタおよび第２可変閾値電界効果
トランジスタを有する少なくとも１個のメモリ
イ・セルと、上記第１可変閾値電界効果トランジ
スタの閾値電圧を変えるための第１回路装置であ
つて上記閾値電圧を上昇させるための回路を含む
ものと、上記第１回路装置に付随して上記第２可
変閾値電界効果トランジスタの閾値電圧を変える
ための第２回路装置であつて上記閾値電圧を降下
させるための回路を含むものとを備えた情報記憶
用半導体メモリイ装置であつて、更に、両方のト
ランジスタへ互に反対の方向で書込むための手段
と、新しい書込み情報を上記メモリイ・セルに既
に存在する記憶情報と比較するためのかつ両方の
情報が異なる時だけ上記新しい書込み情報を書込
ませるための比較手段とを含む半導体メモリイ装
置、にある。

〔実施例〕

この考案の望ましい一実施例を、以下、添付図
面について詳しくは説明する。

第１図 第１図のグラフは、１つの金属−窒化物−酸化
物−半導体（MNOS）メモリイ・トランジスタの
閾値電圧に書込み反転の数がどのように影響する
かを示す。縦軸はメモリイ・トランジスタの閾値
電圧Ｖ_T（ボルト）を表わし、そして横軸は書込
み反転の数を表わす。最初０ボルトに等しい閾値
電圧を有するメモリイ・トランジスタについて行
なつた諸測定値に相当するデータは丸印で示され
る。０ボルトの閾値電圧を有するメモリイ・トラ
ンジスタは、線Ａで示すように高い閾値電圧状態
すなわち論理値０に向かつて書込まれた。メモリ
イ・トランジスタの閾値電圧は０ボルトから約−
５ボルトまで移行した。その後メモリイ・トラン
ジスタは低い閾値電圧状態すなわち論理値１に向
かつて書込まれた。この際閾値電圧は−５ボルト
から−３ボルトまで線Ｂで示すように移行した。
その後またメモリイ・トランジスタは高い閾値電
圧状態すなわち論理値０に向かつて書込まれ、閾
値電圧は線０で示すように−３ボルトから−７ボ
ルトまで移行した。その後またメモリイ・トラン
ジスタは低い閾値電圧状態すなわち論理値１に向
かつて書込まれ、閾値電圧は線Ｄで示すように−
７ボルトから−４ボルトまで移行した。メモリ
イ・トランジスタは再び高い閾値電圧状態すなわ
ち論理値０に向かつて書込まれ、閾値電圧は線Ｅ
で示すように−４ボルトから−7.3ボルトまで線
Ｅで示すように移行した。その後メモリイ・トラ
ンジスタの書込み反転が起る毎に閾値電圧は線
Ｆ，Ｇ，ＨおよびＩで示すように移行した。この
間、閾値電圧は低い閾値電圧状態すなわち論理値
１の約−4.5と高い閾値電圧状態すなわち論理値
０の−7.5ボルトとの間を往復した。

もしメモリイ・トランジスタの閾値電圧が最初
−10ボルトであるならば、メモリイ・トランジス
タが低い閾値電圧状態すなわち論理値１に向かつ
て書込まれる時、閾値電圧は線Ｊで示すように−
10ボルトから−６ボルトまで移行する。メモリ
イ・トランジスタが最初−10ボルトの閾値電圧を
有する場合の連続的な書込み反転に相当するデー
タは第１図に四角印で示すとおりである。もしメ
モリイ・トランジスタがその後高い閾値電圧状態
すなわち論理値０に向かつて書込まれるならば、
閾値電圧は線Ｋで示すように−６ボルトから−８
ボルトまで移行する。残りの線Ｌ〜Ｒは上述した
線Ａ〜Ｉと同様に形成される。メモリイ・トラン
ジスタはMNOS／SOSドレイン・ソース被保護電
界効果トランジスタであつた。

第２図 第２図は、例えば速い書込み時間を有するラン
ダム・アクセス・メモリイとして有用なこの考案
の一実施例を示すブロツク図である。第２図に示
すようなブロツク図は、集積回路またはシリコ
ン・チツプに実施するのに適する。この半導体メ
モリイ装置は256語×２ビツトで構成され、２ビ
ツトのうちの一方のビツトはＩ／Ｏバツフア１０
からそして他方のビツトはＩ／Ｏバツフア１２か
らそれぞれライン１５４，１５４′に供給され
る。メモリイ・アレイ１７および１８は共に256
語×１ビツトを保持する。メモリイ・アレイ１７
および１８は内部では32語×８ビツトのメモリ
イ・アレイとして構成され、列デコーダ２０およ
び２１は８ビツトのうちの１つのビツトを選んで
メモリイ・アレイ１７および１８中に256語×１
ビツトして現われるようにデータを形成する。ア
ドレス信号A₀′〜A₄′はバス２２を通して行デコー
ダ２５，２６，２３および２８へ分配される。行
デコーダ２５は、例えば、５ビツトのアドレス信
号A₀′〜A₄′を復号するように働きかつこれに応答
してメモリイ・アレイ１７へ読み込まれる32行の
うちの１つの行を選ぶ。各行デコーダは復号され
たアドレスに応答してそれぞれのメモリイ・アド
レスへ読み込まれる32行のうちの１つの行を選
ぶ。メモリイ・アレイ１７および１８中の各メモ
リイ・セルは２個の可変閾値メモリイ・トランジ
スタを備え、行デコーダ２５はメモリイ・セル中
の一方のメモリイ・トランジスタを選びそして行
デコーダ２６は他方のメモリイ・トランジスタを
選ぶ。同様に、行デコーダ２３および２８の各々
は、メモリイ・アレイ１８のメモリイ・セル中の
１個のメモリイ・トランジスタを選ぶ。メモリ
イ・アレイおよびその関連回路装置についてのこ
れ以上の説明は第３Ａ図について行なう。アドレ
ス信号Ａ５，Ａ６，Ａ７はそれぞれライン２４，
４５，４６を通じてＹデコーダ２７へ供給され
る。このＹデコーダ２７は、アドレス信号Ａ５〜
Ａ７を復号しかつ列デコーダ２０および２１へ接
続された８ラインＹ１〜Ｙ８および１〜８の
うちの１つのラインを選ぶように働く。アドレス
可能バー信号はライン２９を通してアドレス
可能バツフア３０へ供給される。このアドレス可
能バツフア３０は制御信号をレベルシフトしかつ
真の値およびその相補値を供給するように働く。
メモリイ・アレイ１７からの出力DI′およびその
相補値′は列検出器３２から取り出され、ライ
ン１７２および１７３を通じて書込み比較器３５
の入力端子へ供給されると共にライン１３１およ
び１２３を通してＩ／Ｏバツフア１０の入力端子
へ供給される。同様に、列検出器３３の出力は、
メモリイ・アレイ１８からのデータを表わし、ラ
イン１７２′および１７３′を通して書込み比較器
３７の入力端子へ供給されると共にライン１３
１′および１２３′を通してＩ／Ｏバツフア１２の
入力端子へ供給される。入力書込みデータDIW
はライン１６７を通して書込み比較器３５の入力
端子へ供給される。入力書込みデータDIW′はラ
イン１６７′を通して書込み比較器３７の入力端
子へ供給される。書込み比較器３５の出力
DI′（これは書込みサイクル中メモリイ・アレイ
１７へ書込まれるべきデータを表わす）はライン
４０を通して行デコーダ２５および２６並びに列
デコーダ２０の入力端子へ供給される。書込み比
較器３５の出力′は、書込まれるべきデータの
相補値を表わし、ライン４３を通して行デコーダ
２５および２６並びに列デコーダ２０の入力端子
へ供給される。書込み比較器３７の出力DI″は、
メモリイ・アレイ１８へ書込まれるべきデータを
表わし、ライン４２を通して行デコーダ２３およ
び２８並びに列レコーダ２１の入力端子へ供給さ
れる。書込み比較器３７の出力″は、書込まれ
るべきデータの相補値を表わし、ライン４４を通
して行デコーダ２３および２８並びに列レコーダ
２１の入力端子へ供給される。第２図のブロツク
図の種々の部分へ内部接続で供給されるタイミン
グ制御信号は，，W′，′，CS，AEP，
′およびAE′である。これらのタイミング制御
信号は、第２図に示したようなタイミング・制御
回路６から発生され、かつ大型メモリイの動作中
多くの同様に接続されたチツプに共通であつてよ
い。論理用およびMNOSメモリイ・トランジスタ
にＰチヤンネル・トランジスタおよびＮチヤンネ
ル・デプリーシヨンモード・トランジスタを利用
する第３Ａ図ないし第３Ｆ図の回路装置のための
代表的な電圧は、Ｖ_DDが＋12ボルト、Ｖ_SSが０ボ
ルト、Ｖ_NNが−８ボルトそしてＶ_PPが−18ボルト
である。

第２図に示した半導体メモリイ装置からデータ
を読出すための動作時、アドレス信号A₀〜A₄
は、メモリイ・アレイ１７または１８への３２ラ
インのうちの１つのラインを選ぶ各行デコーダ２
５，２６，２３，２８によつて復号される。この
デコーダによるラインの選択に先立つて、アドレ
ス可能バツフア３０からのアドレス可能バー信号
AE′は行デコーダ２５，２６，２３および２８へ
ライン１４５を通じて供給され、もつてメモリ
イ・アレイ１７および１８への各３２ラインの全
部を予備充電する。その上、列デコーダ２０およ
び２１はメモリイ・アレイ１７および１８への列
ラインＹ１〜Ｙ８を予備充電した。行ラインが行
デコーダ２５および２６で選ばれる時、メモリ
イ・アレイ１７中の１個のメモリイ・セルは例え
ば出力信号を列検出器３２へ供給し、この列検出
器３２は特定のメモリイ・セルからの出力信号が
論理値１であるか論理値０であるかを決定する。
列検出器３３は、行デコーダ２３および２８から
の選ばれた行に応答してメモリイ・アレイ１８か
らの出力信号に同様に応答する。この考案の別な
実施例では各列ごとに列検出器３２を設ける。列
検出器３２の８出力のうちの１つの出力は列デコ
ーダ２０で選ばれる。第２図の実施例では、列検
出器３２は、メモリイ・アレイ１７中の特定のメ
モリイ・セルに記憶されたデータを表わす出力信
号を、ライン１３１および１２３を通してＩ／Ｏ
バツフア１０へ、更にこのＩ／Ｏバツフア１０か
らライン１５４を通して供給する。列検出器３３
と列レコーダ２１も同様に動作して出力信号を、
ライン１３１′および１２３′を通してＩ／Ｏバツ
フア１２へ、更にこのＩ／Ｏバツフア１２からラ
イン１５４′を通して供給する。

第２図に示した実施例の書込みモード中の動作
は次のとおりである。入力書込みデータDIW、
DIW′はそれぞれ書込み比較器３５，３７へ供給
される。タイミング・制御回路６は、書込みデー
タによつて書込まれるべきメモリイ・セルの内容
を読出すための読出しシーケンスを開始する。特
定のメモリイ・セルはアドレス・ラインでの信号
によつて識別される。特定のメモリイ位置の内容
が読出されかつ信号DIRおよびとして書込み
比較器３５へ提示された時、この書込み比較器３
５は読出されたデータと所望の書込みデータとを
比較してもし両者が同じならばメモリイ・アレイ
１７でのこれ以上の書込み動作を禁止する。しか
しながら、もしデータが違つているならば、その
時には書込み比較器３５はメモリイ・アレイ１７
に書込みシーケンス、サイクルまたは動作を許
す。書込み動作中、行デコーダ２５からの選ばれ
た行での電圧はメモリイ・セルの一方のメモリ
イ・トランジスタの一側またはゲートへ＋12ボル
トまたは−18ボルトをかけるが、他方のメモリ
イ・トランジスタは行デコーダ２６からの選ばれ
た行での電圧＋12ボルトまたは−18ボルトに応じ
て書込まれる。列デコーダ20もまた、列検出器３
２と協同してメモリイ・アレイ１７へ列方向で延
びるラインに或る電圧を供給する。電圧は、メモ
リイ・セルの一方のメモリイ・トランジスタに論
理値１すなわち低い閾値電圧を書込み、同時に他
方のメモリイ・トランジスタに論理値０すなわち
高い閾値電圧を書込むようにされる。メモリイ・
アレイ１８への書込み動作もメモリイ・アレイ１
７への書込み動作と同じである。0.7マイクロ秒
のような短時間の間正しい分極電圧がメモリイ・
トランジスタに存在すれば、メモリイ・トランジ
スタの閾値電圧は入力書込みデータDIWを表わ
す所望のレベルまで充分移行される。２個のメモ
リイ・トランジスタが互に反対方向に書込まれる
ので、２個のメモリイ・トランジスタの出力信号
の差は最大になる。第３Ａ図に列検出器３２とし
て示すような検出回路は、メモリイ・セル中の２
個のメモリイ・トランジスタの閾値電圧の差が1/
２ボルトに極く近かつた場合、メモリイ・セルの
状態を検出することが可能になつた。

メモリイ・トランジスタの閾値電圧を約３ボル
ト移行するように書込みパルスの幅と振幅を選べ
ば、もしメモリイ・セルに１行中の同一のデータ
が数回再書込みされたならば起る反対の飽和状態
へメモリイ・トランジスタの閾値電圧を移行する
ことを防止するのが重要である。書込み比較器３
５の動作は、書込みサイクルに先立つて読出しを
行ないかつ書込み中禁止手段を提供することによ
り、同一のデータを同一の記憶位置へ再書込みす
るのを防止することである。もし書込まれるべき
新しいデータがメモリイ・セルから読出されたデ
ータと同じならば、メモリイ・セルのための書込
み分極電圧は禁止される。これは、メモリイ・セ
ルが既に正しい状態にあるので許容できる。この
ように、半導体メモリイ装置への総ての書込みは
かならずしもメモリイ・セルへの書込みとなると
はかぎらず、これはメモリイの耐久性を増す。メ
モリイの耐久性はメモリイ・トランジスタの書込
みサイクルの数によつて制限されるが、読出しサ
イクルはメモリイの耐久性に何等影響しない。そ
の上、メモリイ・セル中の各メモリイ・トランジ
スタは、同数の書込みサイクルおよび一方の状態
から他方の状態への書込み反転を経験する。

第３Ａ図 メモリイ・アレイ１７の詳しい回路図は第３Ａ
図に示される。メモリイ・アレイ１７は32行Ｘ１
〜Ｘ３２および８列Ｙ１〜Ｙ８から成る。各メモ
リイ・セルは、書込み動作中各可変閾値メモリ
イ・トランジスタの閾値電圧が互に反対の方向に
書込まれる２個のメモリイ・トランジスタから成
る。メモリイ・セル1/1すなわち行１／例１はメ
モリイ・トランジスタ５０および５１から成る。
メモリイ・セル1/8すなわち行１／列８はメモリ
イ・トランジスタ５２および５３から成る。メモ
リイ・セル2/1すなわち行２／列１はメモリイ・
トランジスタ５４および５５から成る。メモリ
イ・セル2/8すなわち行２／列８はメモリイ・ト
ランジスタ５６および５７から成る。メモリイ・
セル31/1すなわち行31／列１はメモリイ・トラン
ジスタ５８および５９から成る。メモリイ・セル
31/8すなわち行31／列８はメモリイ・トランジス
タ６０および６１から成る。メモリイ・セル32/1
すなわち行32／列１はメモリイ・トランジスタ６
２および６３から成る。メモリイ・セル32/8すな
わち行32／列８はメモリイ・トランジスタ６４お
よび６５から成る。メモリイ・トランジスタ５０
〜６５のようなメモリイ・アレイ１７中のメモリ
イ・トランジスタは、ゲート、ドレイン、ソース
および基板を有するＰチヤンネル・エンハンスメ
ント・モード・トランジスタである。可変閾値特
性を提供するためのゲート絶縁体は、例えば二酸
化シリコンの層の上の窒化シリコンの層でよい。
メモリイ・セル1/1は、メモリイ・トランジスタ
５０から成る左側とメモリイ・トランジスタ５１
から成る右側とを持つと考えることができる。同
様に、他のメモリイ・セルは、左側（メモリイ・
トランジスタ５２，５４，５６，５８，６０，６
２または６４）と右側（５３，５５，５７，５
９，６１，６３または６５）とを持つと考えるこ
とができる。メモリイ・セルの左側は、アドレス
の決まつた行を選ぶ行デコーダ２５およびアドレ
スの決まつた列を選ぶ列デコーダ２０によつて復
号される。メモリイ・セルの右側は、行アドレス
を選ぶ行デコーダ２６および列アドレスを選ぶ列
デコーダ２０によつて復号される。メモリイ・ア
レイ１７中の全部のメモリイ・トランジスタの全
ドレインはライン６７によつて電源Ｖ_PPへ接続さ
れる。列１中の全部のメモリイ・セルの左側のメ
モリイ・トランジスタ５０，５４，５８および６
２の基板はライン６８によつて列デコーダ２０へ
接続される。列８中の全部のメモリイ・セルの左
側のメモリイ・トランジスタ５２，５６，６０お
よび６４の基板はライン６９によつて列デコーダ
２０へ接続される。列１中の全部のメモリイ・セ
ルの右側のメモリイ・トランジスタ５１，５５，
５９および６３の基板はライン７０によつて列デ
コーダ２０へ接続される。列８中の全部のメモリ
イ・セルの右側のメモリイ・トランジスタ５３，
５７，６１および６５の基板はライン７１によつ
て列デコーダ２０へ接続される。メモリイ・セル
の左側または右側のメモリイ・トランジスタの一
緒に接続された基板の列中のメモリイ・トランジ
スタの基板は互に電気的に絶縁され、反対の極性
の電圧を選んだ列にかけさせることができる。す
なわち、＋12ボルトに充電され得るか或は−18ボ
ルトまで引下げられ得る。１つの列中のメモリ
イ・トランジスタの基板を絶縁するための手段の
一例は、メモリイ・トランジスタ用のシリコンを
サフアイヤの上に置き、このシリコンに例えばエ
ツチングでギヤツプを作つて絶縁を行なうことで
ある。列１中のメモリイ・セルの左側のメモリ
イ・トランジスタのソースはライン７２で列デコ
ーダ２０へ接続される。列１中のメモリイ・セル
の右側のメモリイ・トランジスタのソースはライ
ン７３で列デコーダ２０へ接続される。列８中の
メモリイ・セルの左側のメモリイ・トランジスタ
５２，５６，６０および６４のソースはライン７
４で列デコーダ２０へ接続される。列８中のメモ
リイ・セルの右側のメモリイ・トランジスタ５
３，５７，６１および６５のソースはライン７５
で列デコーダ２０へ接続される。

メモリイ・アレイ１７では、行１中のメモリ
イ・セルの左側のメモリイ・トランジスタ５０お
よび５２のゲートはライン７６で行デコーダ２５
へ接続される。行１中のメモリイ・セルの右側の
メモリイ・トランジスタ５１および５３のゲート
はライン７７で行デコーダ２６へ接続される。行
２中のメモリイ・セルの左側のメモリイ・トラン
ジスタ５４および５６のゲートはライン７８で行
デコーダ２５へ接続される。行２中のメモリイ・
セルの右側のメモリイ・トランジスタ５５および
５７のゲートはライン７９で行デコーダ２６へ接
続される。行31中のメモリイ・セルの左側のメモ
リイ・トランジスタ５８および６０のゲートはラ
イン８０で行デコーダ２５へ接続される。行31中
のメモリイ・セルの右側のメモリイ・トランジス
タ５９および６１のゲートはライン８１で行デコ
ーダ２６へ接続される。行32中のメモリイ・セル
の左側のメモリイ・トランジスタ６２および６４
のゲートはライン８２で行デコーダ２５へ接続さ
れる。行32中のメモリイ・セルの右側のメモリ
イ・トランジスタ６３および６５のゲートはライ
ン８３で行デコーダ２６へ接続される。

行デコーダ２５は、メモリイ・アレイ１７の全
部のメモリイ・セルの左側のメモリイ・トランジ
スタのゲートの電圧を制御する。電源Ｖ_NNは、ゲ
ートにタイミング制御信号W′が印加されるトラ
ンジスタ８４のドレインへ接続される。トランジ
スタ８４のソースはライン８５によつてトランジ
スタ８６および８７のドレインへ接続される。ト
ランジスタ８７のゲートへは信号′が印加さ
れ、そしてトランジスタ８６のゲートへは信号
′が印加される。トランジスタ８７のソースへ
は信号DI′が印加される。トランジスタ８６のソ
ースはライン８８によつてトランジスタ８９およ
び９０のドレインへ接続される。トランジスタ８
４，８６および８７はライン８８への電圧をＶ_NN
とDI′に切換えるように働く。トランジスタ８９
のソースはライン９１によつてトランジスタ９２
および９３のドレインへ接続される。トランジス
タ８９，９２，９３のゲートへはそれぞれアドレ
ス信号Ａ１′，Ａ０′，０′が印加される。トラ
ンジスタ９２のソースはライン９４によつてバツ
フア９５の入力端子へ接続され、そしてバツフア
９５の出力端子はライン７６へ接続される。トラ
ンジスタ９３のソースはライン９６によつてバツ
フア９７の入力端子へ接続され、バツフア９７の
出力端子はライン７８へ接続される。ライン９４
はトランジスタ９８のドレインへも接続され、こ
のトランジスタ９８のソースへは信号′が印加
される。トランジスタ９８のゲートへは信号
AE′が印加される。ライン９６はトランジスタ９
９のドレインへも接続され、このトランジスタ９
９のソース、ゲートへはそれぞれ信号′、
AE′が印加される。トランジスタ９０のソースは
ライン１００によつてトランジスタ１０１および
１０２のドレインへ接続される。トランジスタ１
０１のソースはライン１０３によつてトランジス
タ１０４のドレインとバツフア１０５の入力端子
とへ接続され、このバツフア１０５の出力端子は
ライン８０へ接続される。トランジスタ１０４の
ゲート、ソースへはそれぞれ信号AE′，′が印
加される。トランジスタ１０２のソースはライン
１０６によつてトランジスタ１０７のドレインと
バツフア１０８の入力端子とへ接続され、このバ
ツフア１０８の出力端子はライン８２へ接続され
る。トランジスタ１０７のゲート、ソースへはそ
れぞれ信号AE′，′が印加される。トランジス
タ８９および９２は、ライン８８上の電圧をライ
ン９４へ通すためのデコード・ツリー（decode
tree）として働く。トランジスタ９８が信号
AE′でターンオフされる時、ライン９４は信号
′の電圧まで予備充電される。簡単にするため
に、わずか２つのアドレスビツトはデコード・ツ
リー中にＡ０′およびＡ１′で示されるが、デコー
ド・ツリーがメモリイ・アレイ１７中の32行のう
ちの１つの行を選ぶためのデコード・ツリーを提
供するために他のアドレス信号Ａ２′，Ａ３′およ
びＡ４′と直列の５個のトランジスタから成るこ
とは当業者には理解できよう。書込み動作中信号
DI′の電圧が選ばれた１つの行のデコード・ツリ
ーを通して回遊されるが、残りの行が信号′の
電圧レベルまで充電される点で、行デコーダ２５
は独特のものである。バツフア９５のようなバツ
フアは、読出し動作中２進数信号＋12ボルトおよ
び−８ボルトを受けかつその出力端子に非反転電
圧レベル＋12ボルトおよび−８ボルトを呈するよ
うに働く。書込み動作中行デコーダ２５中のバツ
フア９５のようなバツフアは、＋12ボルトおよび
−８ボルトを受けかつ＋12ボルトおよび−８ボル
トの非反転出力を供給するように働く。バツフア
９５への−18ボルトの電圧の供給は第５Ａ図に示
す信号で行なわれる。バツフア９５に適する
バツフアの詳しい回路図は第３Ｂ図に示されてい
る。

行デコーダ２６のハードウエアは行デコーダ２
５と同じである。行デコーダ２６のバツフア２９
５，２９７，３０５，３０８は、メモリイ・アレ
イ１７の種々の行を表わしかつメモリイ・セルの
右側へ接続されるそれぞれライン７７，７９，８
１，８３へ接続される。行デコーダ２５中に示し
た信号DI′の代りにトランジスタ１０９のソース
に信号′を印加する。行デコーダ２５中の信号
′の代りにトランジスタ１１０，１１１，１１
２および１１３のソースに信号DI′を印加する。

従つて、行デコーダ２５中のバツフアへの全入
力が信号′まで予備充電される時、行デコーダ
２６中の同一電圧ノード（node）は第５Ａ図に
示すように信号DI′まで充電中である。読出しモ
ード中行デコーダ２５および２６中のバツフアへ
の入力は＋12ボルトである。読出しモード中電圧
Ｖ_NNまたは−８ボルトは行デコーダ２５および２
６のデコード・ツリーを通過し選ばれた行のバツ
フアへの入力ラインを−８ボルトまで充電する。
しかしながら、書込み中、第５Ａ図に示すように
例えば−18ボルトであり得る信号DI′の電圧は行
デコーダ２５のデコード・ツリーを通過して選ば
れた行のバツフアの入力端子まで達する。これと
は対照的に、信号′の電圧または＋12ボルトは
行デコーダ２６のデコード・ツリーを通過して選
ばれた行のバツフアの入力端子まで達するが、残
りの選ばれなかつた全部の行は信号DI′の電圧ま
たは−18ボルトまで予備充電されていた。

列デコーダ２０は、メモリイ・アレイ１７中の
全部のメモリイ・トランジスタのソースおよび基
板を予備充電するように働く。その上、列デコー
ダは読出し動作中または書込み動作中特定のメモ
リイ・セル列を選ぶ。列１中のメモリイ・セルの
左側と関連した列デコーダ回路装置は列回路装置
１１５として示される。列１中のメモリイ・セル
の右側と関連した列デコーダ回路装置は第３Ａ図
に列回路装置１１６として示される。列８中のメ
モリイ・セルの左側、右側と関連した列デコーダ
回路装置はそれぞれ列回路装置１１７，１１８と
して示される。

メモリイ・アレイ１７からのライン７２はトラ
ンジスタ１１９および１２０のドレインへ接続さ
れる。トランジスタ１１９のソース、ゲートへは
それぞれ信号′，AE′が印加される。トランジ
スタ１２０のゲートはライン１２２によつてトラ
ンジスタ１２１のゲートへ接続され、このライン
１２２には信号Ｙ１が印加される。トランジスタ
１２０のソースはライン１２３によつてトランジ
スタ１２４のソースと列検出器３２の入力端子と
へ接続される。

メモリイ・アレイ１７からのライン６８はトラ
ンジスタ１２５，１２６および１２１のドレイン
へ接続される。トランジスタ１２５のゲートへは
信号AE′が印加される。トランジスタ１２６は、
そのゲートへ信号１が印加されると共にそのソ
ースがトランジスタ１２７のドレインへ接続され
る。このトランジスタ１２７は、そのゲート信号
′が印加されると共にそのソースが電源Ｖ_DDへ
接続される。列回路装置１１５中のトランジスタ
は、例えば−２ボルトの閾値電圧を有するＰチヤ
ンネル・エンハンスメント・モード・トランジス
タでよい。信号′はライン１２８を通して列回
路装置１１５中のトランジスタ１２５および１２
１のソースへ供給される。

列回路装置１１６は、ライン７２および６８の
代りにライン７３および７０へ接続されること並
びにトランジスタ１１９のソースに印加される信
号′の代りに信号DI′を用いること以外、列回路
装置１１５と同じに構成できる。列回路装置１１
７は、ライン７２および６８の代りにライン７４
および６９へ接続されること並びに信号Ｙ１の代
りに第３Ａ図に示したような信号Ｙ８を用いるこ
と以外、列回路装置１１５と同じに構成できる。
列回路装置１１８は、ライン７２および６８の代
りにライン７５および７１へ接続されること並び
に信号Ｙ１，′の代りにそれぞれ信号Ｙ８，
DI′を用いること以外、列回路装置１１５と同じ
に構成できる。列回路装置１１６，１１８の出力
はそれぞれトランジスタ１２９，１３０のソース
から取出され、ライン１３１を通して列検出器３
２へ供給される。列Ｙ２〜Ｙ７のための列回路装
置は図示しないが、各列がメモリイ・アレイ１７
の列Ｙ１のための列回路装置となる列回路装置１
１５および１１６と同様に構成された列回路装置
を必要とすることは理解されよう。メモリイ・セ
ルの左側、右側へ接続された列回路装置の各出力
はそれぞれライン１２３，１３１へ供給される。
従つて、ライン１２３は読出し動作中選ばれたメ
モリイ・セルの左側からのデータ信号を有し、そ
してライン１３１は選ばれたメモリイ・セルの右
側からのデータ信号を有する。

列検出器３２は、どちらの入力ライン１２３ま
たは１３１が最高のコンダクタンスを有するかを
検出するように働き、或はその検出ラインを一番
速く放電させる。ライン１２３はトランジスタ１
３２，１３３および１３４のドレインとバツフア
回路１３５（第３Ｃ図）の第１入力端子とへ接続
される。ライン１３１はトランジスタ１３６，１
３７および１３８のドレインとバツフア回路１３
５の第２入力端子とへ接続される。トランジスタ
１３２，１３７のゲートへはそれぞれ信号DI′，
′が印加される。トランジスタ１３２，１３
３，１３８，１３４，１３６および１３７のソー
スは電源Ｖ_DDへ接続される。トランジスタ１３３
のゲートはライン１３１によつてトランジスタ１
３８のドレインへ接続され、そしてトランジスタ
１３６のゲートはライン１２３によつてトランジ
スタ１３４のドレインへ接続される。トランジス
タ１３８および１３４のゲートへは信号AEPが
印加される。この信号AEPは、メモリイ・セル
の２進数状態が検知される前に、読出しサイクル
中ライン１３１および１２３をＶ_DDの電圧レベル
すなわち＋12ボルトまで予備充電するように働
く。読出し動作中のDI′および′は＋12ボルトに
保持される。書込み動作中DI′または′は−18ボ
ルトになり、これは電源Ｖ_DDをライン１２３また
は１３１へトランジスタを介して接続した。読出
し動作中検知されたメモリイ・セルは列検出器３
２によつて検出され、その後検知されたメモリ
イ・セルの２進数状態はライン１２３および１３
１に現われる。

第３Ｂ図 第３Ｂ図は、バツフア９５，９７，１０５およ
び１０８に適する回路の一例を示す。データ入力
ライン９４はトランジスタ１４０のゲートへ接続
される。このトランジスタ１４０のソースは電源
Ｖ_DDへ接続されるが、ドレインはライン１４５に
よつてトランジスタ１４１および１４２のドレイ
ンと、コンデンサ１４３の一端と、トランジスタ
１４４のゲートとへ接続される。トランジスタ１
４１のゲートへは制御信号が印加される
が、ソースは電源Ｖ_NNへ接続される。トランジス
タ１４２のソースおよびゲートは電源Ｖ_NNへ接続
される。コンデンサ１４３の他端はライン１４６
によつてトランジスタ１４７のドレインと、ダイ
オード１４８のアノードと、トランジスタ１４９
のゲートとへ接続される。ダイオード１４８のカ
ソードはトランジスタ１４９のソースと共に電源
Ｖ_NNへ接続される。トランジスタ１４９のドレイ
ンはダイオード１５０のカソードへ接続され、こ
のダイオード１５０のアードはトランジスタ１４
４のドレインへ接続される。トランジスタ１４４
のソースは電源Ｖ_DDへ接続される。トランジスタ
１４４のドレインは、データ出力ラインとしての
ライン７６によつてトランジスタ１５１のドレイ
ンへも接続される。このトランジスタ１５１のソ
ースおよびゲートへは制御信号が印加され
る。トランジスタ１４７のゲートおよびソースは
電源Ｖ_PPへ接続される。トランジスタ１４０およ
び１４４はＰチヤンネル・エンハンスメント・モ
ード・トランジスタであり、そしてトランジスタ
１４１，１４２，１４７，１４９および１５１は
Ｎチヤンネル・デプリーシヨン・モード・トラン
ジスタである。制御信号が−８ボルトの
時、トランジスタ１４１は導通しておりかつライ
ン１４５を−８ボルトに保持しようとする。トラ
ンジスタ１４２は負荷抵抗として或は−８ボルト
に対する電流源として働く。制御信号が−
18ボルトである時、トランジスタ１４１は不導通
でありかつもはやライン１４５を−８ボルトに保
持しない。もしライン９４での入力信号が＋12ボ
ルトであるならば、トランジスタ１４０は不導通
となりそしてライン１４５はトランジスタ１４２
によつて−８ボルトに保持される。トランジスタ
１４４はそのゲート電圧が−８ボルトであるので
導通状態になり、そしてライン７６は電源Ｖ_DDへ
接続されたトランジスタ１４４が導通状態にある
ので＋12ボルトにまで引上げられる。トランジス
タ１４７は負荷抵抗或は電流源として働くのでラ
イン１４６の電圧を−18ボルトにし、これはトラ
ンジスタ１４９を不導通状態にする。トランジス
タ１５１は、制御信号の電圧に対して負荷抵
抗または電流源として働くが、ライン７６を−８
ボルトにするのに足りる電流を流すことができな
い。従つて、ライン７６での出力は＋12ボルトの
まゝである。もし制御信号が−18ボルトで
ライン９４での入力が−８ボルトならば、トラン
ジスタ１４１は不導通でトランジスタ１４０は導
通状態となりライン１４５を＋12ボルトにする。
これはトランジスタ１４４を不導通状態にする。
ライン１４５が＋12ボルトになる時、電流はコン
デンサ１４３を流れ更にダイオード１４８を通つ
て電源Ｖ_NNへ流れるのでライン１４６を−7.3ボ
ルトにする。トランジスタ１４９は導通状態に置
かれてライン７６を−８ボルトにする。もし制御
信号が−８ボルトならば、トランジスタ１５
１は負荷電流源として働いてライン７６を−８ボ
ルトに保持する。しかしながら、第５Ａ図に示す
時点にＴ２〜Ｔ４の書込みサイクル中のようにも
し制御信号が−18ボルトならば、トランジス
タ１５１およびダイオード１５０が逆バイアスさ
れかつどんな電流もトランジスタ１４９に流れな
いようにするのでライン７６は−18ボルトにされ
る。従つて、バツフアの低電圧出力は所定時点で
の制御信号によつて−８ボルトから−18ボル
トまで変えれるが、正電圧出力は常に＋12ボルト
である。

第３Ｃ図 第３Ｃ図において第３Ｂ図と同一の部品は同一
の符号で表わす。バツフア回路１３５は、第４Ａ
図に示すような時点Ｔ２〜Ｔ５の読出し動作中、
制御信号Ｗにより低インピーダンス出力を供給す
るように働く。第５Ａ図に示すような書込みサイ
クル中、制御信号Ｗは＋12ボルトに保持され、ト
ランジスタ１５２および１５３を不導通状態にし
て出力ライン１５４を浮動状態にする。入力ライ
ン１２３はトランジスタ１５５のゲートへ接続さ
れる。このトランジスタ１５５のソースは電源Ｖ
_DDへ接続されるが、ドレインはトランジスタ１４
０のソースへ接続される。トランジスタ１４０の
ゲートへは制御信号Ｗが印加される。トランジス
タ１４４のドレインはライン１５６によつてトラ
ンジスタ１４９および１５１のドレインとトラン
ジスタ１５２のゲートとへ接続される。トランジ
スタ１５２のソースは電源Ｖ_DDへ接続される。ト
ランジスタ１５２のドレインは、データ出力ライ
ンとして働くライン１５４によつつてトランジス
タ１５３のソースへ接続される。トランジスタ１
５３のドレインは、通常０ボルトの電源Ｖ_SSへ接
続される。

入力ライン１３１はトランジスタ１５７のゲー
トへ接続される。このトランジスタ１５７のソー
スは電源Ｖ_DDへ接続されるが、ドレインはトラン
ジスタ１４０′のソースへ接続される。このトラ
ンジスタ１４０′のゲートへは制御信号Ｗが印加
される。トランジスタ１５３のゲートはライン１
５８によつてトランジスタ１５１′，１４９′およ
び１４４′のドレインへ接続される。

もしバツフア回路１３５への制御信号が
−８ボルトであれば、トランジスタ１４１，１４
１′は導通してライン１４５，１４５′を−８ボル
トにし、そのためトランジスタ１４４，１４４′
は導通する。トランジスタ１４４，１４４′が導
通すると、ライン１５６は＋12ボルトになつてト
ランジスタ１５２を不導通にし、またライン１５
８も＋12ボルトになつてトランジスタ１５３を不
導通にする。その結果、ライン１５４は不導通の
２個のトランジスタすなわちトランジスタ１５２
および１５３によつて分離され、従つて浮動され
る。もし制御信号が−18ボルトであるなら
ば、トランジスタ１４１，１４１′は不導通にな
るが、ライン１４５，１４５′は電流源として働
くトランジスタ１４２，１４２′によつて−８ボ
ルトに保持される。その時、第４Ａ図に示すよう
に制御信号Ｗが時点Ｔ２で０ボルトになるならば
トランジスタ１４０，１４１′は導通状態にな
り、そしてもしライン１２３での電圧が−18ボル
トならばトランジスタ１５５は導通状態にある。
もしライン１３１での電圧が＋12ボルトならば、
トランジスタ１５７は不導通状態にある。このよ
うにトランジスタ１５７が不導通であると、ライ
ン１４５′は−８ボルトに保持されそしてライン
１５８は＋12ボルトにされてトランジスタ１５３
を不導通状態にする。トランジスタ１５５および
１４０が導通するとライン１４５は＋12ボルトに
なり、これはトランジスタ１４４を不導通にしか
つトランジスタ１４９を導通状態にする。そのた
めにライン１５６には−８ボルトが印加される。
これはトランジスタ１５２を導通させる。このト
ランジスタ１５２が導通すると、ライン１５４は
＋12ボルトになる。しかしながら、もしライン１
２３での電圧が＋12ボルトでライン１３１での電
圧が−18ボルトならば、トランジスタ１５５は不
動通になりそしてトランジスタ１４４は導通して
ライン１５６を＋12ボルトまで充電させる。これ
はトランジスタ１５２をターンオフする。ライン
１３１での電圧が−18ボルトであると、トランジ
スタ１５７および１４０′は導通状態になつてラ
イン１４５′を＋12ボルトにさせ、そのためにト
ランジスタ１４４′は不導通になるがトランジス
タ１４９′は導通する。ライン１５８は−８ボル
トになつてトランジスタ１５３をターンオンさ
せ、そのためにライン１５４は電源Ｖ_SSの電圧す
なわち０ボルトになる。トランジスタ１５１，１
５１′のソースおよびゲートは電源Ｖ_NN（例えば
−８ボルトであり得る）へ接続される。バツフア
回路１３５は、従つて、読出し動作中最も負の電
圧がかゝつている入力ラインに応答し、そしてト
ランジスタ１５２または１５３をターンオンさせ
てライン１５４を＋12ボルトの電源Ｖ_DD或は０ボ
ルトの電源Ｖ_SSへ接続する。もし制御信号Ｗが＋
12ボルトであるならば、その時にはライン１２
３，１３１の電圧とは無関係にトランジスタ１５
２および１５３は不導通になりそしてライン１５
４は分離すなわち浮動される。

第３Ｄ図 第１図に示したＹデコーダ２７中で使用するの
に適したインバータ回路は第３Ｄ図に示される。
Ｙデコーダはツリー・デコーダを形成するための
３個１組のトランジスタで実施できるが、ツリ
ー・デコーダの８つの出力信号を反転するための
手段が必要である。ツリー・デコーダは、例えば
−18ボルトの電源Ｖ_PPへ接続できる。ツリー・デ
コーダ中のトランジスタのゲートは、アドレス・
ラインＡ５′〜Ａ７′および５′〜７′（第１
図）へ接続できる。選ばれなかつた列信号は＋12
ボルトに保たれたまゝであるが、選ばれた列信号
は−18ボルトになる。第３Ｄ図において、ライン
１６０でのＹ１のような入力信号はトランジスタ
１４０のゲートへ印加される。１を表わす出力
信号はライン１６１によつてトランジスタ１４
０，１４１および１４２のドレインへ印加され
る。ライン１６０での入力信号が低い、すなわち
−18ボルトである時、トランジスタ１４０は導通
してライン１６１を＋12ボルトにする。トランジ
スタ１４２は、−８ボルトに対して小量の電流を
導出するが、ライン１６１に−８ボルトの電圧を
生じるには足りない。制御信号は−18ボル
トであつてトランジスタ１４１を不導通にする。
ライン１６０での入力信号が高く、すなわち＋12
ボルトの時、トランジスタ１４０は不導通状態に
なりそしてトランジスタ１４２はライン１６１の
電圧を−８ボルトにする。第３Ｄ図において、第
３Ｂ図の部品と同一の機能を有する部品には同一
の符号を使用した。

第３Ｅ図 第３Ｅ図は、制御信号およびＷ並びにアド
レス信号Ａ０〜Ａ７のために使用するのに適した
バツフア兼レベルシフト回路、すなわち第１図に
示したアドレス可能バツフア３０の回路図であ
る。第３Ｅ図において、第３Ｂ図の部品と同一の
機能を有する部品には同一の符号を使用する。こ
のバツフア兼レベルシフト回路３０は、＋12ボル
トまたは０ボルトの入力信号を受け、かつ＋12ボ
ルトおよび−８ボルトの出力信号或は制御信号
が−18ボルトの時には＋12ボルトおよび−18
ボルトの出力信号を供給するように働く。バツフ
ア兼レベルシフト回路は、がライン１６２で
の入力信号である時、非反転出力′および反転
出力AE′を供給する。ライン１６２はトランジス
タ１４０のゲートへ接続され、このトランジスタ
１４０のソースはトランジスタ１６３のドレイン
へ接続される。このトランジスタ１６３のゲート
へは制御信号が印加され、そしてそのソース
は電源Ｖ_DDへ接続される。トランジスタ１４０の
ドレインはダイオード１６４のアノードと、トラ
ンジスタ１４２のドレインと、コンデンサ１４３
の一端と、トランジスタ１４４のゲートとへライ
ン１４５で接続される。このライン１４５は、ラ
イン１６２での入力信号の補数である出力AE′の
ための出力ラインとしても働く。ダイオード１６
４のカソードはトランジスタ１４１のドレインへ
接続される。トランジスタ１４２のソースおよび
ゲートへは制御信号が印加される。トランジ
スタ１４４のドレインはライン１６５によつてダ
イオード１５０のアノードとトランジスタ１５１
のドレインとへ接続される。ライン１６５は出力
′のための出力ラインとしても働く。制御信号
およびが０ボルトの時、トランジスタ１４
０および１６３は導通しそしてライン１４５は電
源Ｖ_DDから＋12ボルトまで充電される。トランジ
スタ１４４は不導通でありかつトランジスタ１４
９は導通する。そのために、ライン１６５は−８
ボルトになり、そしてもし制御信号が−18ボ
ルトであるならばトランジスタ１５１はライン１
６５の電圧を−18ボルトまで引下げる。もしどち
らかの制御信号またはが＋12ボルトであれ
ば、その時にはどちらかのトランジスタ１４０ま
たは１６３が不導通になりそしてトランジスタ１
４２はもし制御信号が−８ボルト、−18ボル
トならばライン１４５をそれぞれ−８ボルト、−
18ボルトまで引下げる。トランジスタ１４４は導
通しそしてライン１６５は電源Ｖ_DDによつて＋12
ボルトまで充電される。トランジスタ１４９は不
導通であり、そしてトランジスタ１５１はたとえ
制御信号が−８ボルトであつても或は−18ボ
ルトであつても小量の電流を引出す。トランジス
タ１５１によつて引出された電流は、トランジス
タ１４４を通じて印加されている＋12ボルトより
も下にライン１６５の電圧を引下げるには足りな
い。従つて、もし制御信号が−18ボルトであ
るならば−18ボルトの低電圧状態を、そしてもし
制御信号が−８ボルトであるならば−８ボル
トの低電圧状態を有するレベルシフトが生じる。
なお、高電圧状態は12ボルトである。ダイオード
１６４は、ライン１４５が−18ボルトになる時、
トランジスタ１４１を通して電流が引出されるの
を防止する。第３Ｅ図のバツフア兼レベルシフト
回路は、出力信号Ａ０′〜Ａ７′，０′〜７′，
W′および′を供給するために、アドレス信号Ａ
０〜Ａ７および制御信号Ｗにも容易に適用でき
る。

第３Ｆ図 第３Ｆ図は、第２図に示した書込み比較器３５
のための論理回路図である。書込み比較器３５
は、アドレス信号Ａ０〜Ａ７によつて決定される
ような特定のメモリイ・セルへ書込まれるべき書
込みデータすなわちライン１６７での信号DIW
を、アドレスが決定されたメモリイ・セルからの
読出しデータすなわち信号DIRおよびと比較
するように働く。もし書込みデータすなわち信号
DIWの２進数状態が読出しデータすなわち信号
DIRと同じであるならば、書込み比較器３５はラ
イン１６８に禁止信号を発生する。この禁止信号
はフリツプフロツプ（F.F）１６９に記憶されて
同一データがアドレス決定済みのメモリイ・セル
へ再び書込まれるのを禁止する。詳しく説明すれ
ば、データの再書込みを禁止するための１つの方
法はデータ・ライン４０および４３を＋12ボルト
にクランプすることである。こうすると、必要な
分極電圧がアドレス決定済みのメモリイ・セル中
のメモリイ・トランジスタのゲート絶縁体の両端
間に発生しなくなる。

第３Ｆ図において、ライン１６７は入力書込み
データを保持するためのリセツト・セツト形フリ
ツプフロツプ１６６へ接続される。このフリツプ
フロツプ１６６の出力端子はライン１６７′によ
つてナンド・ゲート１７０の一方の入力端子とナ
ンド・ゲート１７１の入力端子とへ接続される。
信号DIRはライン１７２を通してナンド・ゲート
１７０の他方の入力端子へ印加される。信号
はライン１７３を通してナンド・ゲート１７４の
一方の入力端子へ印加される。ナンド・ゲート１
７１の出力端子はライン１７５によつてナンド・
ゲート１７４の他方の入力端子とバツフア回路１
７６の第１入力端子とへ接続される。このバツフ
ア回路１７６の出力端子はライン４３へ接続され
かつ信号′を供給する。ライン１６７′はバツフ
ア回路１７７の第１入力端子へ接続され、このバ
ツフア回路１７７の出力端子はライン４０へ接続
されかつ信号DI′を供給する。ナンド・ゲート１
７０の出力端子はライン１７８によつてナンド・
ゲート１７９の一方の入力端子へ接続される。ナ
ンド・ゲート１７４の出力端子はライン１８０に
よつてナンド・ゲート１７９の他方の入力端子へ
接続される。ナンド・ゲート１７９の出力端子は
ライン１６８によつてフリツプフロツプ１６９の
データ入力端子へ接続される。制御信号AEPは
ナンド・ゲート１８１の入力端子へ印加される。
ナンド・ゲート１８１の出力端子はライン１８２
によつてナンド・ゲート１８３の一方の入力端子
へ接続される。制御信号Ｗはナンド・ゲート１８
３の他方の入力端子へ印加され、このナンド・ゲ
ート１８３の出力端子はライン１８４によつてフ
リツプフロツプ１６９のクロツク入力端子へ接続
される。制御信号はコンデンサ１８５の一端
へ印加される。このコンデンサ１８５の他端はフ
リツプフロツプ１６６および１６９のリセツト入
力端子と、ダイオード１８６のカソードと、抵抗
１８７の一端とへ接続される。ダイオード１８６
のアノードと抵抗１８７の他端とは電源Ｖ_NNへ接
続される。フリツプフロツプ１６９の出力端子は
ライン１８８によつてナンド・ゲート１８９の入
力端子へ接続される。ナンド・ゲート１８９の出
力端子はライン１９０によつてナンド・ゲート１
９１の一方の入力端子へ接続される。制御信号Ｗ
はナンド・ゲート１９１の他方の入力端子へ印加
され、このナンド・ゲート１９１の出力端子はラ
イン１９２によつてバツフア回路１７６および１
７７の第２入力端子へ接続される。バツフア回路
１７６，１７７の出力端子はそれぞれライン４
３，４０に信号′，DI′を供給する。

書込み比較器３５の動作時、信号DI′および
′は第４Ｂ図に示すような読出しサイクル中＋
12ボルトに保持され、そして書込みサイクル中ど
ちらか一方の信号はもしフリツプフロツプ１６９
に記憶された禁止信号によつて妨げられないなら
ば第５Ａ図に示すように−18ボルトになり得る。
もしフリツプフロツプ１６９に記憶された禁止信
号が真すなわち２進数１であるならば、その時に
は信号DI′および′は＋12ボルトに保持される。
読出しサイクル中アドレス決定済みのメモリイ・
セルに記憶されたデータはDIRおよびとして
読出される。ナンド・ゲート１７０，１７４はそ
れぞれDIRとDIW，DIRとを比較して書込み
データが読出しデータと同一の２進数状態にある
かどうかを決定する。もしナンド・ゲート１７０
および１７４への両入力が２進数１であるなら
ば、それぞれのナンド・ゲートの出力は低レベル
になりナンド・ゲート１７９の出力（ライン１６
８における）を２進数１状態にする。これはデー
タ信号の比較が行なわれることを示す。どちらの
ナンド・ゲート１７０または１７４においてもも
し一方の入力が高レベルで他方の入力が低レベル
であるならば、或は両入力が低レベルであるなら
ば、各ナンド・ゲートの出力は高レベルになる。
このように、ナンド・ゲート１７９への両入力が
高レベルであると、ナンド・ゲート１７９の出力
は低レベルになり、これはデータ書込み信号とデ
ータ読出し信号の比較が行なわれないことを示
す。読出しサイクルの終りに制御信号AEPが時
点Ｔ５で＋12ボルトから−８ボルトになりそして
制御信号Ｗが０ボルトから＋12ボルトになる時、
ライン１８４での電圧は低くなりライン１６８で
のデータをフリツプフロツプ１６９に記憶させ
る。このフリツプフロツプ１６９は、クロツク信
号の後縁で作動するJK形フリツプフロツプであ
ることが分る。もしライン１６８での電圧が高か
つたならば、その時にはクロツク信号の後でライ
ン１８８での出力が高くなる。もしライン１６８
での電圧が低かつたならば、フリツプフロツプ１
６９へのクロツク信号の後でもライン１８８での
出力は低くなる。もしライン１８８での電圧が高
いならば、ナンド・ゲート１８９の出力は低くな
り、ナンド・ゲート１９１の出力を高くし、ライ
ン４０および４３での出力データを＋12ボルトに
する。バツフア回路１７６および１７７に適した
回路は第３Ｅ図に示されている。たゞし、制御信
号はDIWで置換され、そして制御信号はナ
ンド・ゲート１９１からバツフア回路１７７への
ライン１９２における出力で置換される。第３Ｅ
図のバツフア兼レベルシフト回路の出力′はそ
の際DI′になる。バツフア回路１７６において
も、制御信号はで置換され、そして制御
信号はナンド・ゲート１９１からバツフア回
路１７６へのライン１９２における出力で置換さ
れ、出力′は′で置換される。もしDIWかラ
イン１９２での信号かのどちらか一方もしくは両
方が高レベルであれば、DI′は高レベルすなわち
＋12ボルトになる。もしすなわちライン１
７５での電圧かライン１９２での信号のどちらか
一方もしくは両方が高レベルであれば、′は高
レベルすなわち＋12ボルトになる。もしDIWと
ライン１９２での信号との両方が低レベルであれ
ば、は低レベルすなわち−18ボルトになる。
同様に、もしとライン１９２での信号との
両方が低レベルであれば、′は低レベルすなわ
ち−18ボルトになる。第５Ａ図に示すような書込
みサイクル中の時点Ｔ４において制御信号は
−18ボルトから−８ボルトになり、これはコンデ
ンサ１８５および抵抗１８７に正電流を流させ、
フリツプフロツプ１６６および１６９のリセツト
入力端子での電圧を充分正にしてこれらのフリツ
プフロツプ１６６および１６９をリセツトするの
で、ライン１６７′および１８８での電圧は低く
なる。このように、次の書込みサイクルに備えて
フリツプフロツプ１６６および１６９をリセツト
するのである。読出しサイクル中、制御信号Ｗは
第４Ａ図に示すように時点Ｔ２で＋12ボルトから
０ボルトになり、これはナンド・ゲート１９１の
出力（ライン１９２における）を高レベルにする
ので、バツフア回路１７６および１７７の出力を
高レベルすなわち＋12ボルトにする。このよう
に、読出しサイクル中ライン４０でのDI′および
ライン４３での′は制御信号Ｗによつて＋12ボ
ルトに保持される。

第２図に示した半導体メモリイ装置の読出し動
作は、第３Ａ図、第４Ａ図および第４Ｂ図を参照
することにより良く理解できる。第４Ａ図に示し
たように時点Ｔ１において制御信号，は
それぞれ−８ボルト、＋12ボルトであつて行デコ
ーダのバツフアの出力信号を−８ボルトに保持す
る。その上、制御信号およびは′を＋
12ボルトにそしてAE′を−８ボルトに保持し、更
にW′を＋12ボルトにそして′を−８ボルトに保
持する。時点Ｔ１においては第３Ｆ図の書
込み比較器のDI′および′を＋12ボルトに保持す
る。アドレス信号Ａ０〜Ａ７はまだ最終サイクル
のアドレスにあるかもしれないし或は浮動してい
るかもしれない。しかしながら、Ａ０′〜Ａ７′は
制御信号と組み合わせたバツフアのために
＋12ボルトにある。

時点Ｔ２においては−18ボルトにそして
は０ボルトになつてもはやバツフアに出力を
出させない。時点Ｔ２においてＷは＋12ボルトか
ら０ボルトになり、第４Ｂ図に示したように
W′を＋12ボルトから−８ボルトにそして′を−
８ボルトから＋12ボルトにさせる。０ボルトでの
Ｗは第３Ｆ図中のナンド・ゲート１９１の出力を
高レベルに保持し、これはDI′および村′を＋12
ボルトに保持する。

時点Ｔ２において正しいアドレスがラインＡ０
〜Ａ７に存在すべきであり、かつアドレス信号Ａ
０′〜Ａ７′は入力アドレスに変化すべきである。
アドレス・ビツトＡ５〜Ａ７は入力アドレスを復
号するＹデコーダ２７に入り８本の出力ラインＹ
１〜Ｙ８のうちの１本の出力ラインを−12ボルト
にさせる。第４Ａ図において、例えば、Ｙ１は＋
12ボルトから−８ボルトになるが、Ｙ１がアドレ
ス信号Ａ５〜Ａ７に対応するのでＹ８は＋12ボル
トを保持する。時点Ｔ２でＹ１が−８ボルトにな
る時、第３Ａ図に示した列回路装置１１５中のト
ランジスタ１２１および１２０並びに列回路装置
１１６中のトランジスタ２２１および１２９は導
通状態になる。トランジスタ１２０および１２９
は列検出器３２をメモリイ・アレイ１７中の選ば
れた列でのメモリイ・セルへ結合する。例えばも
しＹ１が低レベルならば、選ばれた列はＹ１Ｌお
よびＹ１Ｒであつてデユアル・トランジスタ・メ
モリイ・セルの左側および右側である。時点Ｔ２
でAE′は−８ボルトであつて行デコーダ２５中の
トランジスタ９８，９９，１０４および１０７を
導通状態にしそして行デコーダ２６中のトランジ
スタ１１０，１１１，１１２および１１３を導通
状態にする。′が＋12ボルトであるので、行デ
コーダ中の総てのラインは＋12ボルトまで予備充
電される。その理由は、行デコーダ中のバツフア
がその入力を出力ラインに通すからである。
′は＋12ボルトにあつて行デコーダ２５，２６
中のそれぞれトランジスタ８６，２８６を不導通
状態にする。アドレス・ライン並びに行デコーダ
２５および２６は付勢されたので、デコード・ツ
リー中の１つの行が復号されるがその間＋12ボル
トを保持する。時点Ｔ２においてAE′が−８ボル
トにあるので列回路装置１１５，１１６，１１
７，１１８中のそれぞれトランジスタ１２５およ
び１１９，２２５および２１９，３２５および３
１９，４２５および４１９は導通状態にあつて
DI′および′すなわち＋12ボルトをメモリイ・ア
レイ１７中のメモリイ・トランジスタの総てのソ
ースおよび基板へ印加する。時点Ｔ２において
W′は−８ボルトになつて行デコーダ２５，２６
中のそれぞれトランジスタ８４，２８４をターン
オンする。時点Ｔ２において′は＋12ボルトに
なつて行デコーダ２５，２６中のそれぞれトラン
ジスタ８７，１０９をターンオフする。

時点Ｔ２においてAEPは−８ボルトにあり列
検出器３２中のトランジスタ１３８および１３４
を導通させかつ電源電圧Ｖ_DDをライン１２３およ
び１３１へ印加する。

時点Ｔ３においてAEPは−８ボルトから＋12
ボルトになり列検出器３２中のトランジスタ１３
８および１３４を不導通にさせる。時点Ｔ３にお
いてAE′は＋12ボルトになり行デコーダ２５中の
トランジスタ９８，９９，１０４および１０７並
びに行デコーダ２６中のトランジスタ１１０，１
１１，１１２および１１３を不導通にする。転点
Ｔ３において′は＋12ボルトから−８ボルトに
なり行デコーダ２５，２６中のそれぞれトランジ
スタ８６，２８６を導通させかつ電源電圧Ｖ_NNを
メモリイ・アレイ１７中の１つの行例えばＸ１へ
デコード・ツリー中の１つの行のバツフアを通し
て印加する。行Ｘ１が選ばれる時の場合ライン７
６および７７が−８ボルトになる時メモリイ・ト
ランジスタ５０および５１はそれぞれの閾値電圧
に依存して或る程度オンにバイアスされ、そして
ライン７２および７３はトランジスタ５０および
５１を通して−18ボルトと電源Ｖ_PPへ電流を流す
る。トランジスタ５０はトランジスタ１２０を通
して電流を引き出しかつライン１２３の電圧を放
電させる。トランジスタ５１はトランジスタ１２
９を通して電流を引き出しかつライン１３１の電
圧を放電させる。トランジスタに誘起された閾置
電圧のせいでトランジスタ５０および５１の導電
度が変化するので、一方のトランジスタは他方の
トランジスタよりも相当多く電流を引き出す。−
４ボルトの代表的な閾値電圧を有する２進数１を
保持するための低閾状態にあるメモリイ・トラン
ジスタは大量の電流を流る。−７ボルトの代表的
な閾値電圧を有する２進数０を保持するための高
閾値状態にあるメモリイ・トランジスタは最小限
の電流を流す。列検出器３２中の交差結合したト
ランジスタ１３３および１３６は、一方のトラン
ジスタのゲート電圧が充分低くてこの一方のトラ
ンジスタを導通状態に向かわせる時、ラツチす
る。導通中のトランジスタは、電源Ｖ_DDからの充
電々流がこのトランジスタを通り他方のトランジ
スタのゲート電圧を上昇させるので、列検出器３
２がラツチするのを助ける。他方のトランジスタ
のゲート電圧が下がり続けると、ラツチは安定化
して例えばライン１２３に−18ボルトのそしてラ
イン１３１に＋12ボルトの出力電圧を有する。

時点Ｔ４は、列検出器３２からのデータDIRお
よびが第４Ｂ図に示すように何等有効となる
かを示す。

時点Ｔ５において読出しサイクルは終り、そし
てタイミング制御信号はその元の値すなわち時点
Ｔ１での電圧レベルに戻される。半導体メモリイ
装置の内部信号は、時点Ｔ５の後でタイミング信
号で制御されるバツフア回路の作用によつて時点
Ｔ１での電圧レベルにバイアスされ、出力電圧を
所定値に保持する。

第２図および第３Ａ図に示したような半導体メ
モリイ装置へデータを書込むために、読出しサイ
クルがまず行なわれてメモリイ・セル中の現在の
データを決定する。アドレスの決まつたメモリ
イ・セルから読出されたデータとその相補値すな
わちDIRおよびは書込まれるべきデータDIW
と書込み比較器３５中で比較される。もし書込み
データと読出しデータが同じならば、ゲート絶縁
体の両端間に分極電圧を生じさせないことによつ
てメモリイ・セルへのデータの実際の書込み或は
データの再書込は禁止される。ゲート絶縁体の両
端間に分極電圧を生じさせない１つの方法は、第
３Ｆ図に示すように、禁止信号が書込みサイクル
Ｔ１〜Ｔ４中データ信号DI′および′を＋12ボル
トに保持することである。もし読出しデータと書
込みデータが一致しないならば、その時には書込
みデータは第５Ａ図に示すように時点Ｔ２におい
てDI′に存在しそして相補値は′に存在する。時
点Ｔ２においては−８ボルトから−18ボルト
になり、もしバツフア回路から到来する信号が低
レベル状態にあつて10ボルトを付加し分極電圧を
選ばれたメモリイ・セルへ印加するのを助けるな
らば上述した到来信号を−８ボルトから−18ボル
トへシフトする。例えば、第５Ａ図に示したよう
なDI′の低レベル状態は−18ボルトであるが、
′の高レベル状態は＋12ボルトである。時点Ｔ
２とＴ３の間ではAE′は−18ボルトでそして
′は＋12ボルトである。行デコーダ２５中のト
ランジスタ９８，９９，１０４および１０７は、
導通状態にあり、かつ行デコーダ２５中のライン
を′の電圧（この例では第５Ａ図に示したよう
に＋12ボルト）まで充電する。行デコーダ２５中
のバツフア９５，９７，１０５および１０８はメ
モリイ・アレイ１７中の行ラインすなわちライン
Ｘ１〜Ｘ３２を＋12ボルトまで充電する。行デコ
ーダ２６中のトランジスタ１１０，１１１，１１
２および１１３は、導通状態にあり、かつ行デコ
ーダ２６中の行ラインをDI′の電圧（この例では
第５Ａ図に示したように−18ボルト）まで充電す
る。行デコーダ２６中のバツフア２９５，２９
７，３０５および３０８はメモリイ・アレイ１７
中のライン７７，７９，８１および８３のような
ラインＸ１〜Ｘ３２を−18ボルトまで充電する。
列回路装置１１５中のトランジスタ１２５および
１１９は、導通状態にあり、かつメモリイ・トラ
ンジスタのライン６８へ接続された基板およびラ
イン７２へ接続されたソースを′の電圧すなわ
ち＋12ボルトまで充電する。列回路装置１１６中
のトランジスタ２２５および２１９は、導通状態
にあり、かつメモリイ・トランジスタの基板、ソ
ースへそれぞれ接続されたライン７０，７３を
DI′の電圧すなわち−18ボルトまで充電する。メ
モリイ・アレイ１７中の全部のメモリイ・トラン
ジスタのドレインは−18ボルトの電源Ｖ_PPへ接続
される。列回路装置１１７は列回路装置１１５と
同じ仕方でライン７４および６９を＋12ボルトま
で充電する。列回路装置１１８は、列回路装置１
１６がライン７０および７３を充電するのと同じ
仕方でライン７１および７５を−18ボルトまで充
電する。第５Ａ図および第５Ｂ図に示したように
時点Ｔ２とＴ３の間でアドレス信号Ａ０〜Ａ７お
よびＡ０′〜Ａ７′は書込まれるべきメモリイ・セ
ルのためのアドレスに固定された。Ｗおよび
W′は＋12ボルトにあつてトランジスタ８４およ
び２８４を不導通状態に保持する。′は−18ボ
ルトになつてトランジスタ８７および１０９をタ
ーンオンする。DI′の電圧すなわち−18ボルト
は、トランジスタ８７を通ることが許されるが、
′が＋12ボルトにあるのでトランジスタ８６を
通ることが許されない。′すなわち＋12ボルト
は、トランジスタ１０９を通ることが許される
が、′が＋12ボルトにあるのでトランジスタ２
８６を通ることが許されない。時点Ｔ２からＴ４
までＹデコーダ２７は、アドレス・ビツトＡ５〜
Ａ７を復号した後、例ラインＹ１〜Ｙ８のうちの
選ばれた１つの列ラインに出力信号を供給しかつ
これを−18ボルトにする。第５Ａ図は選ばれた列
ラインとしてＹ１を示す。列ラインＹ１が−18ボ
ルトにあると、列回路装置１１５中のトランジス
タ１２１および１２０並びに列回路装置１１６中
のトランジスタ２２１および１２９はターンオン
される。１は＋12ボルトにあつてトランジスタ
１２６および２２６をターンオフする。Ｙ８は＋
12ボルトにあつてトランジスタ３２１，１２４，
４２１および１３０をターンオフする。８は−
18ボルトにあつてトランジスタ３２６および４２
６をターンオンする。第５Ｂ図に示すように時点
Ｔ３においてAE′は−18ボルトから＋12ボルト
に、そしてその補数′は＋12ボルトから−18ボ
ルトになる。行デコーダ２５，２６中のそれぞれ
トランジスタ８６，２８６はターンオンされる。
−18ボルトがトランジスタ８６，アドレス・ツリ
ー・デコーダおよびバツフアを通してメモリイ・
アレイ１７中のＸ１のような行ライン７６に印加
される。これは行ライン７６を−18ボルトまで充
電する。また、＋12ボルトがトランジスタ２８
６、アドレス・ツリー・デコーダおよびバツフア
を通してメモリイ・アレイ１７中のＸ１のような
行ライン７７に印加される。これは行ライン７７
を＋12ボルトまで充電する。アドレスの決まつた
メモリイ・セルのトランジスタ５０は、そのゲー
ト絶縁体の両端間に＋30ボルトの電圧Ｖ_I50を有
する。

第６図は、２進数０すなわち高閾値電圧をメモ
リイ・トランジスタ５０へ書込む時メモリイ・ト
ランジスタ５０およびその近所のトランジスタに
かゝる電圧を示す。アドレスの決まつたメモリ
イ・セルのトランジスタ５１は、そのゲート絶縁
体の両端間に＋30ボルトの電圧Ｖ_I51を有する。
第７図は、２進数１すなわち低閾値電圧をメモリ
イ・トランジスタ５１へ書込む時メモリイ・トラ
ンジスタ５１およびその近所のトランジスタに
かゝる電圧を示す。第５Ａ図および第５Ｂ図に示
したような時点Ｔ４において制御信号は時点Ｔ１
での初電圧に戻つて書込みサイクルを終らせる。
当業者には明らかなように、メモリイ・セル中の
２個のトランジスタの閾値は、DI′の電圧を−18
ボルトから＋12ボルトへそして′の電圧を＋12
ボルトから−18ボルトへ反転することによつて次
の書込みサイクルでは反転され得る。

〔考案の効果〕

この考案によれば、第１可変閾値電界効果トラ
ンジスタおよび第２可変閾値電界効果トランジス
タを有する少なくとも１個のメモリイ・セルと、
上記第１可変閾値電界効果トランジスタの閾値電
圧を変えるための第１回路装置であつて上記閾値
電圧を上昇させるための回路を含むものと、上記
第１回路装置に付随して上記第２可変閾値電界効
果トランジスタの閾値電圧を変えるための第２回
路装置であつて上記閾値電圧を降下させるための
回路を含むものとを備え、情報を記憶するための
半導体メモリイ装置を提供することにより、書込
みサイクル時間を最短にしかつ書込みサイクル数
を最少にする効果が得られる。

【図面の簡単な説明】

第１図はメモリイ・トランジスタの閾値電圧に
書込み反転の数がどのように影響するかを示すグ
ラフ、第２図はこの考案の一実施例のブロツク
図、第３Ａ図は第２図に示した実施例の諸部分の
回路図、第３Ｂ図は行デコーダ中のバツフアの回
路図、第３Ｃ図は出力信号用バツフア回路の回路
図、第３Ｄ図はＹデコーダ中のインバータ回路の
回路図、第３Ｅ図は制御信号およびアドレス信号
のために使用されるバツフア兼レベルシフト回路
の回路図、第３Ｆ図は書込み比較器の一例を示す
回路図、第４Ａおよび４Ｂ図は読出しサイクル中
の第３図の諸回路のための代表的な信号波形を示
す波形図、第５Ａおよび５Ｂ図は書込みサイクル
中の第３図の諸回路のための代表的な信号波形を
示す波形図、第６図は高閾値状態すなわち２進数
０を１つのメモリイ・トランジスタへ書込む時そ
の近所のメモリイ・トランジスタにかゝる電圧を
示すための回路図、第７図は低閾値状態すなわち
２進数１を１つのメモリイ・トランジスタへ書込
む時その近所のメモリイ・トランジスタにかゝる
電圧を示すための回路図である。 ５０〜６５はトランジスタ、２５と２６は行デ
コーダ、１１５〜１１８は列デコーダ２０を構成
する列回路装置である。

Claims (1)

1. 【実用新案登録請求の範囲】 １ 第１可変閾値電界効果トランジスタおよび第
   ２可変閾値電界効果トランジスタを有する少な
   くとも１個のメモリイ・セルと、上記第１可変
   閾値電界効果トランジスタの閾値電圧を変える
   ための第１回路装置と、上記第１可変閾値電界
   効果トランジスタと上記第２可変閾値電界効果
   トランジスタが互に反対の方向で書込まれるよ
   うに、上記第１回路装置による閾値電圧変更と
   同時にかつ上記第１回路装置とは反対の方向に
   上記第２可変閾値電界効果トランジスタの閾値
   電圧を変えるための第２回路装置と、新しい書
   込み情報を上記メモリイ・セルに既に含まれて
   いる情報と比較するためのかつ上記新しい書込
   み情報が上記メモリイ・セル中の上記情報と異
   なる場合だけ上記新しい書込み情報を書込むた
   めの手段とを備えた情報記憶用半導体メモリイ
   装置。 ２ 第１回路装置は、第１可変閾値電界効果トラ
   ンジスタのゲートへ接続された第１行デコーダ
   および上記第１可変閾値電界効果トランジスタ
   のソースと基板へ接続された第１列レコーダ回
   路装置を含む実用新案登録請求の範囲第１項記
   載の半導体メモリイ装置。 ３ 第２回路装置は、第２可変閾値電界効果トラ
   ンジスタのゲートへ接続された第２列デコーダ
   および上記第２可変閾値電界効果トランジスタ
   のソースと基板へ接続された第２列レコーダ回
   路装置を含む実用新案登録請求の範囲第１項ま
   たは第２項記載の半導体メモリイ装置。 ４ 少なくとも第１可変閾値電界効果トランジス
   タは、窒化シリコンの層および二酸化シリコン
   の層から成るゲート絶縁体を有する実用新案登
   録請求の範囲第１項ないし第３項のいずれかに
   記載の半導体メモリイ装置。