JPS6281042A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、導電層の低抵抗化に関するものであり、特に
、半導体集積回路装置の導電層の低抵抗化に適用して有
効な技術に関するものである。

［背景技術］ 半導体集積回路装置のＭ　Ｉ　Ｓ　ＦＥＴのゲート電極
及びフィールド絶縁膜上を延在する配線等にモリブデン
、タングステン等の高融点金属のシリサイド層（以下、
単にシリサイド層という）を用いることが考えられてい
る。前記シリサイド層が多結晶シリコン層より抵抗値が
小さく、また高温の熱処理に耐え得るからである。

本発明者は、シリサイド層からなる第１層目の配線に多
結晶シリコン層からなる第２層目の配線を接続し、さら
に前記シリサイド層からなる第１層目の配線に、前記シ
リサイド層と多結晶シリコン層との接続部分に隣接して
アルミニウム層からなる第３層目の配線を接続すると、
第１層目の配線、すなわちシリサイド層と第２層目の配
線、すなオ〕も多結晶シリコン層との接続部分の抵抗値
が著しく高くなることを実験により見出した。

本発明者は、ｎチャネルＭ　Ｔ　Ｓ　ＦＥＴのソース、
ドレインを形成するためのヒ素（Ａｓ）のイオン打込み
によって前記シリサイド層からなる配線が大きなダメー
ジを受けるため、このことが原因となってシリサイド層
と多結晶シリコン層との接続部分の抵抗値が増加するも
のと考えている。

なお、高融点金属層又はシリサイド層によってＭ　Ｉ　
Ｓ　ＦＥＴのゲート電極を形成する技術については、例
えば１日経マグロウヒル社発行、日経エレクトロニクス
、別冊ｒマイクロデバイセズ」　１９８３年８月２２日
発行、ｐ１１８〜１１９に記載されている。

［発明の目的］ 本発明の目的は、導電層の接続抵抗の低下を図る技術を
提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち１代表的なものの概
要を筒単に説明すれば、下記のとおりである。

すなわち、第１導電層とこれに接続する複数のの第２導
電層との接続部分のうち第１の接続部分の第１導電層内
の不純物濃度をそれ以外の第２の接続部分の第１導電層
内の不純物濃度より低くくしたものである。

以下１本発明の構成について、実施例とともに説明する
。

［実施例コ 実施例はスタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）について説明する。まず、構成を説明し、次に製造
方法を説明する・ 第１図はＳＲＡＭの平面図であり、領域Ａはメモリセル
の平面図、領域Ｂはデコーダ回路、バッファ回路等の周
辺回路を構成するＭＩＳＦＥＴの平面図、第２図は第１
図の領域ＡのＡ−Ａ切断線における断面図、第３図は第
１図の領域ＢのＢ−Ｃ切断線における断面図、第４図は
第１図の領域ＢのＣ−Ｃ切断線における断面図である。

なお。

第１図は構成を見易くするためにフィールド絶縁！膜以
外の絶縁膜を図示していない。

第１図乃至第４図において、ｐ−型単結晶シリコンから
なる半導体基板１の領域ＢにＰチャネルＭｒＳＦＥＴを
設けるためのｎ−型ウェル領域２を設けている。ウェル
領域２を含む半導体基板１の表面には酸化シリコン膜か
らなるフィールド絶縁膜３を設けており、フィールド絶
縁膜３の下のウェル領域２を除く半導体基板１の表面に
はｐ型チャネルストッパ領域４を設けている。

メモリセルはフリップフロップ回路とスイッチ用Ｍ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔとからなるが、これらフリップフロッ
プ回路及びスイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴの構成を第１
図の領域Ａ及び第２図に示す７すなわち、前記フリップ
フロップ回路は、多結晶シリコン層５Ａの上に高融点金
属（Ｍｏ、Ｔａ、Ｔ　ｉ、Ｗ）のシリサイド層５Ｂを積
層して構成したゲート電極５、酸化シリコン膜からなる
ゲート絶縁膜６．ソース、ドレイン領域であるｎ°型半
導体領域７及び多結晶シリコン層からなり１　［ＧΩ］
程度の抵抗値を有する抵抗素子Ｒとで構成している。な
お。

：゛°ゲート電極５を構成する多結晶シリコン層５Δ及
びシリサイド層５Ｂの平面パターンは同じである。

ゲート電極５の端部はゲート絶縁膜６を選択的に除去し
てなる開口８を通して半導体基板ｌの表面に被着してい
る。このゲート電極５の被着した部分から半導体基板ｌ
中にｎ型不純物、例えばリン（Ｐ）を拡散してｒｌ’型
半導体領域７Ａを形成している。このｎ１型半導体領域
７Ａ以外のぎ型半導体領域７はイオン打込みによるもの
である。前記抵抗素子Ｒの両端にはそれと同層の多結晶
シリコン層からなる導電層９が一体に形成しである。こ
の導電層９が接続孔１０を通して前記開口８の上部にお
けるグー１〜電極５（シリサイド層５Ｂ）の端部に接続
している。すなわち、抵抗素子Ｒはゲート電極５に接続
している。なお、開口８及び接続孔１０の平面パターン
は同様であるので、第１図では点線からなる同一の口の
部分に符号８及びｌＯを付して示している。抵抗素子Ｒ
の他端は導電層９によって電源電位Ｖｃｃ、例えば５　
［Ｖ］に接続している。ゲート電１４５と抵抗素子Ｒ及
び導電層９とは酸化シリコン膜からなる絶縁膜１１によ
って絶縁している。

一方、夫々のメモリセルは２個の選択用ＭＩＳＦＥＴを
備えている。これら選択用ＭＩＳＦＥＴは、ワード線Ｗ
Ｌと一体に形成したゲート電極５、ゲート１＠縁膜６及
びソース、ドレイン領域であるｎ゛型半導体領域７から
なる。第１図に示すように、一方の選択用ＭＩＳＦＥＴ
の半導体領域７とフリップフロップ回路の半導体領域７
とは一体に形成しである。他の選択用ＭＩＳＦＥＴの半
導体領域７とフリップフロップ回路のＭＩＳＦＥＴの半
導体領ｈｔ＜７とは一体となっていない。選択用ＭＩＳ
ＦＥＴの一方の半導体領域７の上にも接続孔１０が設け
てあり、この接続孔１０を通して前記導電層９が選択用
Ｍ　Ｉ　Ｓ　ＦＥＴの半導体領域７に接続している。す
なわち、半導体領域７が一体となっていない選択用Ｍ　
Ｉ　Ｓ　ＦＥＴとフリップフロップ回路のＭＩＳＦＥＴ
とは、導電層９によって接続している。ワードｆｉＷＬ
及びゲート電極５は、前記フリップフロップ回路のゲー
ト電極５と同様に。

多結晶シリコン層５Ａの上にシリサイド層５Ｂを積層し
て構成したものである。なお、ゲート絶縁膜６の上がゲ
ート電極５であり、フィールド絶縁膜３の上がワード線
ＷＬである。選択用ＭＩＳＦＥＴの一方のｎ゛型半導体
領域７には、アルミニウム層からなるデータＮＩＡＤ　
Ｌ　１．　Ｄ　Ｌ２が接続孔１２を通して接続している
。データ線ＤＬ＋、ＤＬ２と、前記抵抗素子Ｒ及び導電
層９とは、例えばＰＳＧと窒化シリコン膜とで構成した
絶縁膜１３によって絶縁している。

次に、領域ＢにおけるＰチャネル及びｎチャネルＭ　Ｉ
　Ｓ　ＦＥＴの構成を第１図、第３図及び第４図を用い
て説明する。

ｐチャネルＭ　Ｉ　Ｓ　ＦＥＴは、ゲート電極５．ゲー
ト絶縁膜６及びソース、ドレイン領域であるＰ４型半導
領域１４からなる。ゲート電極５は、メモリセルのフリ
ッププロップ用及び選択用ＭＩＳＦＥＴのゲート絶縁膜
５及びワード線ＷＬと同様に、多結晶シリコン層５Ａの
上に高融点金属のシリサイド層５Ｂを積層して構成して
いる。また、ゲート絶縁膜６は酸化シリコン腹からなる
。後述するｎチャネルＭＩＳＦＥＴのゲート電極５及び
ゲート絶ａｌ［６も同様である。ｎチャネルＭ！５ＦＥ
Ｔは、ゲート電ｖｉ５　、ゲート絶８［６及びソース。

ドレイン領域であるｎ１型半導体領域７からなる。

第１図の領域Ｂには１つのｐチャネルＭＩ　５ＦＥＴと
２つのｎチャネルＭ　Ｉ　Ｓ　ＦＥＴとを示している。

前記ｐチャネルＭＩＳＦＥＴと１つのｎチャネルＭＩＳ
ＦＥＴとでインバータを構成している。インバータに隣
接して１つのｎチャネルＭＩＳＦＥＴ　（符号Ｑｎによ
って示したＭＩＳＦＥＴ）が設けである。インバータの
ｎチャネルＭＩＳＦＥＴのゲート電極５は、フィールド
絶縁膜３上を延在する配線１５と一体に形成しである。

すなわち、フィールド絶ａｌｌｉ３の上の部分が配線１
５であり、ゲート絶縁膜６の上の部分がゲート電極５で
ある。前記配、１ｉ１５が半導体基板１のインバータと
異るｎチャネルＭＩＳＦＥＴＱｎが設けである表面に開
口１６を通して接続している。なお。

第１図は開口１６のパターンを示したものであり、ゲー
ト絶縁膜６は図示していない。前記配ａ１５が被着して
いる部分の半導体領域７Ａは、メモリセルと同様に、多
結晶シリコン層５Ａからの不純物の拡散によって形成し
たものである。また、配線１５とｐチャネルＭＩＳＦ、
ＥＴ（７）ゲートｆｆ１ｔｌｉ５とが、メモリセルの抵
抗素子Ｒと同層の多結晶シリコン層からなる配線１７に
よって接続孔１８を通して接続している。すなわち、配
線１７はゲート電極５と同層の配ｆｉ１５の上面に被着
している。

また、配、ｍ１７の下には、ゲート電極５と同層の配線
１５（以下、配線１５Ａという）が延在している。この
配線１５Ａは、ゲート電ｔＪｉ５と同様に。

多結晶シリコン層５Ａの上にシリサイド層５Ｂを設けて
構成したものであり、後述する信号配線１９と図示して
いない例えばＭ　Ｉ　Ｓ　ＦＥＴのゲート電極とを接続
している。前記ゲート電極５と一体に形成されている配
線１５の端部の上面にはアルミニウム層からなる信号配
線１９が接続孔２０．を通して接続している。すなわち
、配線１５を構成するシリサイド層５Ｂの上には、多結
晶シリコン層からなる配線１７とアルミニウム層からな
る信号配線１９とが接続している。なお、信号配線１９
を形成するためのアルミニウム層は、データ線ＤＬ１．
ＤＬ２と同層のアルミニウム層である。

一方、ゲート電極５．配線１５．１５Ａを構成するため
のシリサイド層５Ｂには、領域Ａのメモリセル及び領域
ＢのｎチャネルＭＩＳＦＥＴのソース、ドレイン領域で
あるぎ型半導体領域７を形成する際のイオン打込みによ
ってヒ素（Ａｓ）を導入している。これは、シリサイド
層５Ｂの下の多結晶シリコン層５Ａ中のｎ型不純物、例
えばリンが外部雰囲気中へ拡散するのを防止、あるいは
低減するためである。しかし、本実施例では、シリサイ
ド層５Ｂのアルミニウム層、すなわち信号配線１９が接
続している部分には前記ヒ素を導入していない。これは
、前記アルミニウム層からなる配Ａｆｔ１９が接続する
部分に隣接して設けられている配線（多結晶シリコン層
）１７とシリサイド層５Ｂとの接続部分の低抗値の増加
を防止するためである。なお、このことについては製造
工程を説明する際に詳述する。

インバータを構成しているｐチャネルＭＩＳＦＥＴのド
レイン領域には、アルミニウム層からなる導電層１９Ａ
が接続孔２０を通して接続している。導電層１９Ａは電
′ｇ電位Ｖｃｃ、例えば５［■コの電源端子に接続して
いる。また、インバータのｐチャネル及びｎチャネルＭ
　Ｉ　Ｓ　ＦＥＴのドレイン領域には、アルミニウム層
からなる導電！１９Ｂが接続孔２０を通して接続してい
る。導電層１９Ｂは、インバータの出力端子となる。イ
ンバータのｎチャネルＭＩＳＦＥＴ及びインバータに隣
接したｎチャネルＭ　Ｉ　Ｓ　ＦＥＴのソース領域には
、アルミニウム層からなる導電層１９Ｃが接続孔２０を
通して接続している。導電層１９Ｇは、回路の接地電位
Ｖ！！ｓ、例えば０［ｖ］の電源端子に接続している。

ｎチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎのゲート電
極５の上面にアルミニウム層からなる導電層１９が接続
孔２０を通して接続している。また、前記多結晶シリコ
ン層からなる配線１７の下を延在する配線１５Ａの端部
には、アルミニウム層からなる信号配線１９が接続孔２
０を通して接続している。

配線１５．１５Ａ及びゲート電極５と、多結晶シリコン
層からなる配線１７との間は、領域Ａと同様に、酸化シ
リコン膜からなる絶縁膜１１によって絶縁している。さ
らに、配線１７と、アルミニウム層からなる信号配線１
９及び導電層１９Ａ、１９Ｂ、１９Ｃとの間は、領域Ａ
と同様に、例えばＰＳＧの上に窒化シリコン膜を積層し
て構成した絶縁＄１３によって絶縁している。

次に１本実施例のＳＲＡＭの製造方法を説明する。なお
、製造工程を説明するための平面図における領域Ａはメ
モリセルの平面図であり、領域Ｂは周辺回路を構成する
Ｍ　Ｉ　Ｓ　ＦＥＴの平面図である。

［フィールド絶縁膜形成工程］ 第５図に示すように、領域Ｂにｎ−型ウェル領域２を形
成した後に、半導体素子が設けられる領域を除く半導体
基板ｌ及びウェル領域２の全表面を酸化することにより
フィールド絶＃Ｃ膜３を形成する。なお、チャネルスト
ッパ領域４は、フィールド絶縁膜３を形成する以前に、
イオン打込みによってボロン（Ｂ）等のＰ型不純物を導
入しておき、このＰ型不純物をフィールド絶縁膜３の形
成時に拡散することにより形成する。次に、フィールド
絶縁膜３から露出している半導体基板１及びウェル領域
２の全表面を酸化してゲート絶縁膜６を形成する。

［ゲート絶′ａ膜の選択的除去工程１ 次に、第６図に示すように、領域Ａにおいてはメモリセ
ルのゲート電ｌ１ｉ５が波箔する部分、領域已において
はｎチャネルＭ　Ｉ　Ｓ　ＦＥＴＱｎのドレイン領域の
配線１５が被着して設けられる部分のゲート絶縁膜６を
選択的に除去して開口８．１６を形成する。エツチング
のマスクはレジス１−膜を用いる。開口８．１６からは
半導体基板１の表面が露出している。なお、第６図はチ
ャネルストッパ領域４を図示していない。以下の製造工
程を説明するための平面図もチャネルストッパ領域４を
図していない。

［ゲート電極形成工程］ 第７図の領域ＡのＡ−Ａ切断線における断面を第８図、
領域ＢのＢ−Ｂ切断線における断面を第９図、領域Ｂの
Ｃ−Ｃ切断線における断面を第１０図に示す。なお、第
７図はゲート絶縁膜６を図示していない。

まず、半導体基板１上の全面に、例えばＣＶＯによって
多結晶シリコン層５Ａを形成する。この後、多結晶シリ
コン層５Ａの全域にイオン打込み、熱拡散等によってｎ
型不純物、例えばリンを導入する。次に、アニールによ
って多結晶シリコン層の低抵抗化を図るとともに、開口
８．１６を通して多結晶シリコンＭ５Ａの半導体基板１
に被着している部分から半導体基板１内に前記ｎ型不純
物を拡散してｎ゛型半導体領域７Ａを形成する。すなわ
ち、領域Ａ及び領域Ｂに不純物の拡散によるｒｌ’型半
導体領域７Ａが設けられる。次に１例えばＣＶＤによっ
て高融点金属（Ｍｏ、Ｔａ、Ｔｉ、Ｗ）のシリサイド層
５Ｂを多結晶シリコン層５Ａの上に形成する。

次に、第１１図に示すように、多結晶シリコン層５Ａ及
びシリサイド層５Ｂをエツチングによってパターニング
して、ゲート電極５．ワード、ｔｗＬ及びそれらと同層
の配線１５．１５Ａを形成する。エツチングのマスクに
はレジスト膜を用いる。

このレジスト膜からなるマスクは、エツチングの後に除
去する。なお、領域Ａにおけるゲート電極５の端部、す
なわち開口８を通して半導体基板ｌに被着する部分と、
領域臼における配線１５の開口１６を通して半導体基板
１に被着する部分は、それぞれの開口８，１６より大き
くならないようにする。すなわち、マスク合せ余裕を設
ける。後に、イオン打込みによって形成するｎチャネル
ＭＴＳＦＥＴのソース、ドレイン領域であるｎ０型半導
体領域７と先に拡散によって形成したｎ゛型半導体領域
７Ａとの接続を良好に行うためである。

［ｎチャネルＭＩＳＦＥＴのソース、ドレイン形成工程
］ 第１２図の領域ＡのＡ−Ａ切断線における断面を第１３
図、領域Ｂ−Ｂ切断線における断面を第１４図、領域Ｂ
のＣ−Ｃ切断線における断面を第１５図に示す。

なお、第１２図はゲート絶縁膜６を図示していない。以
後の工程の説明に用いる平面図も同様である。ただし、
開口８，１６は図示する。

まず、ＰチャネルＭＩＳＦＥＴが設けられる領域をレジ
ストマスク２１によって覆う。レジストマスク２１は、
ウェル領域２に電源電位Ｖｃｃを印加するために、フィ
ールド絶縁膜３が設けられていない部分、すなわち電源
電位Ｖｃｃの導電層１９Ａが被着して設けられる部分を
覆わないように形成する。また、ゲート電ｔ＠５と同層
の配線１５において、後にアルミニウム層からなる配ａ
１９が接続される部分をレジストマスク２１によって覆
う。すなわち、配線１９のアルミニウム層１９が接続さ
れる部分にはｎチャネルＭ　Ｉ　Ｓ　ＦＥＴのソース、
ドレイン領域であるｎ゛型半導体領域７を形成するため
のイオン打込み時に、不純物を導入しないようにする。

次に、イオン打込みによってリン等より拡散係数の小さ
いｎ型不純物例えばヒ素をイオン打込みによって半導体
基板１の表面に導入する。イオン打込みのエネルギーは
８０［ＫｅＶ］程度、ドーズ量はＩ　Ｘ　ｌ　Ｏ”　　
［ａ　ｔｏ　ｍ　ｓ　／　ｃＪ　］程度である。イオン
打込みの後、レジストマスク２１を除去し、この後アニ
ールして領域Ａのメモリセルのぎ型半導体領域７及び領
域ＢのｎチャネルＭ　Ｉ　Ｓ　ＦＥＴのｎ０型半導体領
域７を形成する。ウェル領域２の電源電位が印加される
表面にもｎ゛型半導体領域７を形成する。前記イオン打
込みを利用して、配線１５のシリサイド層１５．１５Ａ
にｎ型不純物を導入する。シリサイド層１５．１５Ａの
下の多結晶シリコンｙｆ！ＩＳＡ中のｎ型不純物が外部
雰囲気中に拡散するのを防止、又は低減するためである
。ところが、前記イオン打込みによってシリサイド層５
Ｂがダメージを受ける。しかし、配線１５、すなわちシ
リサイド層５Ｂのアルミニウム層からなる配線１９が接
続する部分はレジストマスク２１によって覆ついるため
、前記イオン打込みによるダメージを受けることはない
。したがって、後に、シリサイド層５Ｂとアルミニウム
層１９との接続する部分に近接して同一のシリサイド層
５Ｂに接続される多結晶シリコン層１５との接続抵抗が
増加することがなくなる。

［ＰチャネルＭ　Ｉ　Ｓ　ＦＥＴのソース、ドレイン形
成工程］ 次に、第１６図に示すように、ｐチャネルＭＩＳＦＥＴ
が設けられる領域を露出するレジストマスク２２を半導
体基板ｌ上に全域に形成する。なお、レジストマスク２
２はウェル領域２に電源電位Ｖｃｃを印加するための導
ｆｆ１Ｊ！１９Ａが被着する部分の上にも形成する。次
に、ｐ型不純物、例えばボロン（Ｂ）をイオン打込みに
よってウェル領域２の表面に導入する。このイオン打込
みの後レジストマスク２２を除去し、この後アニールし
てＰチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのソース、ドレイ
ン領域であるＰ′型半導体領域１４を形成する。

［第１層目の層間絶縁膜及び抵抗素子形成工程コ第１７
図の領域ＡのＡ−Ａ切断線における断面を第１８図、領
域ＢのＢ−Ｂ切断線における断面を第１９図、領域Ｂの
Ｃ−Ｃ切断線における断面を第２０図に示す。なお、第
１７図はフィールド絶縁膜３以外の絶縁膜を図示してい
ない。

半導体基板１上の全面に１例えばＣＶＤによる酸化シリ
コン膜によって絶縁膜１１を形成する６次に、例えばド
ライエツチングによって絶縁膜１１を選択的に除去して
領域Ａの接続孔１０及び領域Ｂの接続孔１Ｂを形成する
。次に、例えばＣｖＤによって多結晶シリコンＭ２３を
半導体基板１上の全面に形成する。この多結晶シリコン
層２３は、先に形成した接続孔１０を通して領域Ａでは
ゲート電極５の上面に被着し、領域Ｂにおいては半導体
基板１の表面に被着している。次に、多結晶シリコン層
２３の抵抗素子Ｒとなる部分の上にレジストマスク２４
を形成する。次に、ｎ型不純物、例えばリンをイオン打
込みによって前記多結晶シリコンｙ／！Ｊ２３内に導入
する。イオン打込みの後、レジストマスク２４を除去す
る。

次に、第２１図に示すように、前記多結晶シリコン層２
３をエツチングによってパターニングして領域Ａに抵抗
素子Ｒ及び導電層９．領域Ｂに配線１７をそれぞれ形成
する。エツチングのマスクにはレジスＩ〜膜を用いる。

このマスクはエツチングの後、除去する。

以後の工程を第１図乃至第第４図を用いて説明する。

半導体基板１上の全面に、例えばＣＶＤによってＰＳＧ
、窒化シリコン膜等を積層して第２層目の眉間絶縁ＷＡ
１３を形成する。次に、領域Ａではスイッチ用Ｍ　Ｉ　
Ｓ　ＦＥＴのｎ″″型半導体領域７の上の絶縁膜１１．
１３及びゲート絶縁膜６をエツチングによって選択的に
除去して接続孔１２を形成する。領域Ｂではｐチャネル
ＭＩＳＦＥＴのＰ９型型半体領域１４及びｒ１チャネル
ＭＩＳＦＥＴのｎ′″型半導体領域７の上の絶縁膜１３
．１１及びゲート絶ａ１１１６を選択的に除去し、また
ゲート電極５あるいはゲート電極５と同層の配線１５の
端部の上の絶縁膜１１．１３を選択的に除去して接続孔
２０を形成する。ウェル領域２のフィールド絶縁膜３か
ら露出する部分の上の絶縁膜１１．１３及びゲート′Ｍ
Ａｔｉ膜６を除去して接続孔２０を形成する。エツチン
グには１例えばドライエツチングを用い、このエツチン
グの後、前記接続孔２０から露出している半導体基板１
、ウェル領域２あるいは配線１５の表面をウェットエツ
チングによって洗浄する。

次に１例えばスパッタによってアルミニウム層を半導体
基板１上の全面に形成し、このアルミニウム層を例えば
ドライエツチングによって選択的に除去して領域Ａにデ
ータ線Ｄ　Ｌ　＋　、　Ｄ　Ｌ２を形成し、同様に領域
Ｂに導電層１９Ａ、１９Ｂ、１９Ｃ及び信号配線１９を
形成する。

本発明者の実験によれば、シリサイド層５Ｂのアルミニ
ウムＪ！！ｙ１９が接続する部分に１×１０１ｒ″　［
ａｔｏｍｓ／ｃ♂コ程度の高濃度のヒ素がイオン打込み
されていると、その接続部分に隣接する多結晶シリコン
Ｊ’！１５との接続部分の抵抗ｉカｌ　Ｘ　１０’　　
［Ω］程度に異常に高くなる。ところが、第１２図の工
程で説明したように、シリサイド層５Ｂのアルミニウム
層１９が接続する部分にヒ素のイオン打込みを行わない
と、その接続部分に隣接する多結晶シリコン層１５との
接続部分の抵抗値は５０〜１００［Ω］程度に低減され
る。したがって、前記多結晶シリコン層１５を伝播する
信号の遅延が低減する。すなわち、本実施例では、前記
多結晶シリコン層１５中を伝播する信号によって駆動さ
れるｐチャネルＭ　Ｔ　Ｓ　ＦＥＴの動作速度が向上す
る。

前記アルミニウム層からなる信号配線１９、導電層１９
Ａ、１９Ｂ、１９Ｃ及びデータ線ＤＬＩ、Ｄ　Ｌ　２を
形成した後に１図示していないが、最終保護膜として、
例えばＣＶＤによってＰＳＧ、窒化シリコン膜を積層す
る。

なお、前記の製造工程では、第１層目の導電層。

すなわち、メモリセルのゲート電極５、ワード線ＷＬ、
周辺回路のゲート電極５及び配線１５を多結晶シリコン
層５Ａの上にシリサイド層５Ｂを積層した２層膜とした
が、多結晶シリコン層５Ａの上に高融点金属を積層した
２暦膜としてもよい。

さらに、前記高融点金属又はシリサイド層５Ｂのみで形
成してもよい。

一方、本発明者は、シリサイドＭＳＢ内に導入する不純
物をヒ素でなく、リン（Ｐ）とすることにより、そのシ
リサイド５５Ｂと多結晶シリコン層５Ａとの接続部分の
抵抗の増加を防止できることを実験により確認している
。

既に述べたように、ｎチャネルＭ　Ｉ　Ｓ　ＦＥＴのｎ
゛型半導体領域７の形成にはヒ素を用いるのが好ましい
が、このヒ素のイオン打込み時にシリサイドＷ１５Ｂに
ダメージが加らないようにし、かつシリサイド層５Ｂ内
にリンを導入するには次のようにすればよい。

ｔ　すｔ）ち、第７図乃至第１０図の工程において、半
導体基板ｌ上の全面に、多結晶シリコンｆｆ５Ａとシリ
サイド層５Ｂとの２１１膜を形成した後、そのシリサイ
ド層５Ｂの全上面にリンをイオン打込みによって導入す
る。打込みエネルギーは５０［ＫｅＶコ程度、ドーズ量
はｌＸｌ０”　　［ａｔｏ　ｍ　ｓ　／　ａ＃１程度で
よい。この後、シリサイド層５Ｂ及びその下の多結晶シ
リコンＷＪＳＡをエツチングによってパターニングする
。このエツチングに用いたレジストマスクは、エツチン
グ後も除去せずに残存させる。次に、【１チャネルＭＩ
ＳＦＥＴのソース、ドレイン領域であるＩＩ”型半導体
領域７を形成するためのイオン打込み用のレジストマス
クを形成する。すなわち、レジストマスクはエツチング
に用いたレジストマスクと、新に形成したイオン打込み
用のレジストマスクとからなる。

なお、新に形成するイオン打込み用のレジストマスクは
、ｎチャネルＭＩＳＦＥＴが設けられる領域のみを覆え
ばよい。次に、ヒ素をイオン打込みによって半導体基板
１内に導入してｎチャネルＭＩＳＦＥＴのソース、ドレ
イン領域であるｒ１°型半導体領域７を形成すればよい
。シリサイド層５Ｂの上にはエツチングに用いたレジス
１−マスクが残存しているので、シリサイド層５Ｂが前
記イオン打込みによってダメージを受けることがない。

一方、前記製造工程では、シリサイドＪ！５Ｂのアルミ
ニウム′ｐ！Ｊ１９が接続する部分にはｎ型不純物、ｐ
型不純物のいずれも導入しなかったが、そのシリサイド
ｆｉ５Ｉ３のアルミニウム層１９が接続する部分にｐ型
不純物、例えばボロン（Ｂ）を導入することもできる。

次のようにすればよい。まず、第１２図の工程と同様に
、ｎチャネルＭＩＳＦＥＴのｎ０型半導体領域１４を形
成する。したがって、シリサイドＮ！１５Ｂのアルミニ
ウム層１９が接続する部分には、ヒ素を導入していない
。次に、ＰチャネルＭ　Ｉ　Ｓ　ＦＥＴのソース、ドレ
イン領域であるｐ′″型半導体領域１４を形成するので
あるが。

このときのイオン打込み用のレジス１−マスク２５は第
２２図に示したようなパターンに形成する。

第２２図は、第１２図と同様の部分を示した平面図であ
る。すなわち、レジストマスク２５は前記シリサイド層
５Ｂのアルミニウム層１９が接続する部分を開口２６し
たパターンとする。このようなパターンのレジストマス
ク２５を形成することにより、ｐチャネルＭＩＳＦＥＴ
のＰ４型型半体領域１４を形成するためのイオン打込み
によって。

前記シリサイド５５ＢのアルミニウムＷＪ１９が接続す
る部分にボロンを導入することができろ。このボロンの
イオン打込みがシリサイド５５Ｂの露出している部分に
与えるダメージは、前記ΩチャネルＭ　Ｉ　Ｓ　ＦＥＴ
のソース、ドレイン領域を形成するためのイオン打込み
時にシリサイド層５Ｉ３が受けるダメージより小さい。

したがって、シリサイドＪｉ５Ｂとアルミニウム層１９
との接続部分に隣接し同一のシリサイド層５Ｂに接続さ
れる多結晶シリコン層からなる配線１５との接続部分の
抵抗値が異常に増加することはない。また、シリサイド
ｆｉ５Ｂのアルミニウム層１９が接続する部分にボロン
を導入することにより、そのシリサイド層１９とアルミ
ニウム層１９との接続部分の下の多結晶シリコン層５Ａ
中のｎ型不純物、例えばリンの多結晶シリコン層５Ａ外
ノ＼の拡散を防止、又は低減できる。

さらに、本実施例によれば、前記シリサイド層５Ｂのア
ルミニウム層１９が接続する部分に、低濃度のヒ素を導
入することもできる。次のようにする。　　　　　　　
　　　　　　　　　・・・まず、第１２図に示したよう
に、半導体基板１上にＰチャネルＭＩＳＦＥＴが設けら
れる領域を露出するレジストマスク２１を形成する。次
に。

半導体基板ｌの表面にヒ素をイオン打込みによって導入
するのであるが、このイオン打込みのドーズ量は、５Ｘ
　１０”　’　　［ａ　ｔ　ｏｍｓ／ｃＪ］程度にする
。すなわち、前記製造工程におけるヒ素のイオン打込み
のドーズ量の半分程度である。打込みエネルギーは、８
０［ＫｅＶ］程度でよい。この。

イオン打込みの後、第１２図に示したレジストマスク２
１は除去する。次に、第２３図に示すように、半導体基
板１上に新にｎチャネル型ＭＩＳＦＥＴのソース、ドレ
イン領域形成用のレジストマスク２７を形成する。第２
３図は、第１２図と同様の部分の平面図である。第１２
図と第２３図を比較するとわかるように、第２３図に示
した新なレジストマスク２３は、シリサイド層５Ｂのア
ルミニウム層１９が接続する部分（二点鎖線で囲んだ部
分）を露出している。次に、イオン打込みによってヒ素
を再度、半導体基板１内に導入する。

ドーズ量及び打込みエネルギーは前記と同様でよい。こ
のように、ｎチャネルＭＩＳＦＥＴのソース、ドレイン
領域を形成するためのイオン打込みを２回に分ることに
より、シリサイド５５ＢのアルミニウムＷ１９が接続す
る部分に低濃度のヒ素を導入することができる。このよ
うに、シリサイドｆｉ５Ｂのアルミニウム層１９が接続
する部分に導入するヒ素のドーズ量を低濃度にすること
により、その接続部分が受けるダメージが低減される。

［効果］ 本願によって開示された新規な技術によれば、次の効果
を得ることができる。

（１）、高融点金属又はそのシリサイドからなる第１導
電層と、アルミニウム層からなる第２導電層との接続部
分における前記第１導電層に高濃度のヒ素のイオン打込
みをしないことにより、前記第１導電層と第２導電層と
の接続部分に隣接して設けられる前記第１導電層と多結
晶シリコン層からなる第３導ｆ！！層との接続部分の抵
抗値を低減することができ、る。

（２）、前記（１）により、前記第１導？！層及び第３
導ｉｔ居に接続している半導体素子の動作速度の高速化
を図ることができる。

（３）、前記（１）における第１導電ｍの高濃度のヒ素
のイオン打込みを行わない部分、すなわち第１導Ｕの第
２導電層が接続する部分にダメージの少ないボロン、リ
ンあるいは低濃度のヒ素を導入することにより、第１導
電層と第３導電層との接続部分の抵抗値の低下を図るこ
とができるとともに、前記第１導電層の下に設けられか
つその第１導電層と同一パターンで延在する多結晶シリ
コン層内の不純物の外部への拡散を低減できる。

以上、本願を実施例にもとすき具体的に説明したが、本
発明は前記実施例に限定されるものではなくその要旨を
逸脱しない範囲において種々変形可能であることはいう
までもない。

【図面の簡単な説明】

第１図乃至第２１図は、本発明の一実施例のＳＲＡＭの
メモリセル及び周辺回路を構成するＭＩＳＦＥＴの平面
図又は断面図である。 第２２図及び第２３図は前記実施例の変形例を説明する
ためのＳＲＡＭのメモリセル及び周辺回路を構成するＭ
　Ｉ　Ｓ　ＦＥＴの平面図である。 １・・・半一７体基板、２・・・ウェル領域、３・・・
フィールド絶縁膜、４・・・チャネルストッパ領域、５
，５Ａ、５Ｂ、９．１５．１５Ａ、１７．１９．１９Ａ
、１９Ｂ、１９Ｃ％ＤＬ、ＷＬ−・・導Ｉｒ１１ＷＩ、
６．１１．１３・・・絶縁膜、７．７Ａ、１４・・・半
導体領域、８゜１０．１２．１６．１８．２０・・・接
続孔、Ｒ・・・抵抗素子、２６・・・レジストマスク２
５の間口、２１．２２．２４．２５．２７・・・レジス
トマスク、２３・・・多結晶シリコン層。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上の同一の第１導電層の上面に前記第１
   導電層と異る導電性材料からなる複数の第２導電層を接
   続し、前記第１導電層と複数の第２導電層とのそれぞれ
   の接続部分のうち第１の接続部分の第１導電層内の不純
   物濃度を第２の接続部分の第１導電層内の不純物濃度よ
   り低くくするか、または前記第１の接続部分の第１導電
   層内の不純物と、第１の接続部分以外の第２の接続部分
   の第１導電層内の不純物とを異らせたことを特徴とする
   半導体集積回路装置。 ２、前記第１導電層はモリブデン、タングステン、タン
   タル、チタン等の高融点金属層またはその高融点金属の
   シリサイド層または多結晶シリコン層の上に前記高融点
   金属層あるいはシリサイド層を設けたポリサイドからな
   ることを特徴とする特許請求の範囲第１項記載の半導体
   集積回路装置。 ３、前記複数の第２導電層のうち少なくとも１つは多結
   晶シリコン層からなり、それ以外の第２導電層はアルミ
   ニウム層からなることを特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置。 ４、前記半導体集積回路装置はスタティックランダムア
   クセスメモリであることを特徴とする特許請求の範囲第
   １項記載の半導体集積回路装置。